[發明專利]分柵式閃存及其形成方法、控制方法

有效

• 申請號: 201810483313.5
• 申請日: 2018-05-18
• 公開（公告）號: CN108695332B
• 公開（公告）日: 2021-05-07
• 發明（設計）人: 劉憲周
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;G11C16/14
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅

本發明涉及分柵式閃存及其形成方法、控制方法，所述分柵式閃存包括分開布置有第一存儲區和第二存儲區的半導體襯底以及在第一存儲區和第二存儲區之間形成的字線結構，所述字線結構包括沿半導體襯底表面依次疊加的字線氧化層、讀柵、介質氧化層和擦除柵，其中讀柵和擦除柵均可以作為所述分柵式閃存的字線以執行讀操作和擦除操作，在執行擦除操作時，施加在擦除柵上的電壓對下方半導體襯底的影響較低，有利于降低半導體襯底內溝道區的漏電流，從而字線氧化層的厚度可以相應地減小，有利于減小漏電流，抑制短溝道效應，并且擦除柵僅涉及字線的一部分，從而相對于傳統的分柵式閃存，擦除柵和浮柵之間的耦合系數減小，可以提高擦除效率。

技術領域

本發明涉及半導體技術領域，尤其涉及分柵式閃存及其形成方法、控制方法。

背景技術

存儲器用于存儲大量數字信息，多年來，工藝技術的進步及市場需求催生了越來越多的各種類型存儲器。其中，閃速存儲器(flash memory，以下簡稱閃存)的發展尤為迅速，閃存在不加電的情況下能長期保持存儲的信息，并具有集成度高、存取較快、易于擦除和重寫等優點，因而得到了廣泛的應用。

閃存的基本結構通常可類比于一個MOS晶體管，包括源極、漏極和柵極(controlgate，CG，即控制柵)，它的構造和一般的MOS晶體管不同的是，閃存在控制柵與導電溝道之間還包括一個與各電極相互隔離的浮柵(floating gate，FG)。由于浮柵的存在，閃存可受控制執行三種基本操作：編程、讀和擦除。

通常，依據閃存的柵極結構不同，可以將閃存分為堆疊柵式閃存和分柵式閃存。其中，分柵式閃存具有編程電壓低、編程效率高并且可以有效避免過擦除的優點被廣泛應用。

圖1是現有的一種分柵式閃存的結構示意圖。如圖1所示，該分柵式閃存100包括半導體襯底101，在半導體襯底101上間隔排列有源極線102和漏極線103以作為位線(bitline，BL)，字線104(word line，WL)形成于源極線102和漏極線103之間的半導體襯底101上方，字線104與半導體襯底101之間具有字線氧化層105，在字線104兩側形成有結構相同的第一存儲位單元110和第二存儲位單元120；以第一存儲位單元110為例，其包括依次形成于半導體襯底101表面的浮柵氧化層106、位于浮柵氧化層106上的浮柵107、位于浮柵107上的控制柵介質層108以及位于控制柵介質層108上的控制柵109；隧穿氧化層111形成于浮柵107與字線104之間。在源極線102、漏極線103、字線104、控制柵108等電極上施加適當的電壓，可以控制該分柵式閃存100執行編程、讀以及擦除的操作。

繼續以圖1所示的分柵式閃存100為例，一方面，在擦除操作時，存儲于浮柵107中的電子在電場的作用下，通過隧穿氧化層111到達字線104。浮柵107和字線104之間的重疊(overlap)區(如圖1中虛線圓圈A)決定了浮柵107和字線104之間的耦合系數(couplingratio)，在滿足隧穿功能的條件下，該耦合系數越小，則相同條件下在浮柵107和字線104之間形成的電場越大，擦除效果越好，即在一定范圍內縮小字線104和浮柵107的重疊區面積有利于提高擦除效率。

另一方面，隨著半導體元件集成度的提高，分柵式閃存的尺寸也在不斷減小，短溝道效應構成漏電控制的關鍵。然而，為了降低字線引起的溝道電阻，目前分柵式閃存100施加在字線上的電壓較大(通常大于4V)，并且字線氧化層105較厚(約)；此外，由于字線104與浮柵107之間的耦合作用，會產生字線感應勢壘降低效應(WL-inducedbarrier lowering)，導致溝道漏電流增加，造成較明顯的短溝道效應，阻礙了分柵式閃存的大規模量產。

可見，現有的分柵型閃存在結構和控制等方面仍需要改進。

發明內容

本發明針對現有分柵式閃存的不足，提出了一種分柵式閃存及其形成方法、控制方法，主要有三個目的，其一，減小字線氧化層的厚度并降低溝道電阻；其二，抑制短溝道效應；其三，減小字線和浮柵之間的耦合系數以提高擦除效率。