[發明專利]一種具有載流子存儲區的溝槽柵器件及其制造方法

有效

• 申請號: 201810463012.6
• 申請日: 2018-05-15
• 公開（公告）號: CN108766997B
• 公開（公告）日: 2023-10-13
• 發明（設計）人: 饒祖剛;王民安;項建輝;鄭科峰
• 申請（專利權）人: 黃山芯微電子股份有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/36;H01L21/265;H01L21/225
• 代理公司: 深圳市百瑞專利商標事務所(普通合伙) 44240
• 代理人: 楊大慶

本發明公開了一種具有載流子存儲區的溝槽柵器件結構及其制造方法，該溝槽柵器件結構，包括半導體襯底或外延層，所述半導體襯底或外延層表面向下延伸設置有一組溝槽柵，所述溝槽柵的外側設置有第一摻雜區域，第一摻雜區域內摻雜形成與半導體襯底或外延層具有相同導電類型且呈橫向與縱向梯度分布、具有載流子存儲作用的第一類摻雜半導體，該結構有利于更多載流子在此處存儲，從而可以降低導通電阻與飽和壓降。還公開了該溝槽柵器件結構的制造方法，該方法能夠改善現有方法加工難度大及造價高的問題。可廣泛應用于功率器件的生產加工領域。

技術領域

本發明涉及功率器件領域，尤其涉及一種具有載流子存儲區的溝槽柵器件結構及其制造方法。

背景技術

為了縮小功率器件的尺寸，改善功率器件的性能，溝槽柵結構被引入到功率器件中。如溝槽柵金屬氧化物半導體場效應晶體管(Trench MOSFET)、溝槽型絕緣柵雙極晶體管(Trench IGBT)、溝槽柵MOS控制晶閘管(Trench MCT)等類似器件。溝槽柵技術引入器件，與平面柵器件比較，由于消除了頸區電阻，同時大幅度縮小了器件由柵和兩柵之間區域構成的元胞的尺寸，提高了器件的電流密度，因而可以獲得更低的導通電阻和飽和壓降。

但是，元胞尺寸的縮小增大了器件溝道的密度，過高的溝道密度會帶來更大的短路電流，更窄的器件短路安全工作區，同時也會增大器件的關斷損耗，因此在設計時可適當增大元胞尺寸降低元胞密度。另一方面，對于如傳統的N溝道溝槽柵IGBT器件，載流子濃度在襯底或外延層漂移區(對應本專利所述襯底或外延層100)內從集電極到發射極一側靠近P-阱區(對應本發明專利所述第二摻雜區112)的邊界快速降低到零，這增大了器件的導通電阻和飽和壓降。為此，在鄰近P-阱區下的漂移區內引入具有載流子存儲效應的摻雜濃度更高的N型層，可提升P-阱區附近漂移區內載流子的濃度，在元胞密度降低時獲得更低的導通電阻和飽和壓降。

已公開的帶有載流子存儲區的溝槽柵器件有：在P-阱區下漂移區引入一層具有載流子存儲效果的N型層的溝槽柵器件結構(NAKAMURA H, NAKAMURA K,KUSUNOKI S,et al.,Wide Cell Pitch 1200V NPT CSTBTs with Short Circuit Ruggedness[C].ISPSD2001)；在P-阱區下方引入第一層N型埋層，在溝槽底部引入第二層N型埋層，在第一N型埋層的下方引入介質埋層的溝槽柵器件結構(CN102969350A)；通過高溫擴散在P-阱區下形成一層N+殘留層的溝槽柵器件結構(CN103219371A)；還有的做法是用 P型摻雜的基板通過硅-硅鍵合到在N-型硅襯底表面摻雜有N型層的襯底上，從而在P-阱區下形成帶N型層的溝槽柵器件(CN105140121A)。

另外，也有直接在溝槽底部摻雜形成一層N+層的溝槽柵器件結構(CN102013438A)。

發明內容

本發明的目的之一是提供一種具有載流子存儲區的溝槽柵器件結構，解決現有器件對應本專利所述襯底或外延層的漂移區靠近對應本專利所述第二摻雜區的P-區處載流子濃度低的問題，尤其是在相鄰溝槽間距較大的低密度元胞情況下導通電阻和飽和壓降偏高的問題。同時，可獲得器件不同參數的更優性能。

本發明的另一目的是提供一種具有載流子存儲區的溝槽柵器件結構制造方法，在實現本發明所述的器件結構的同時，改善現有方法加工難度大及造價高的問題。

本發明解決其技術問題所采用的技術方案是：