[發明專利]一種數據高速緩存系統、方法和航天用電子設備

有效

• 申請號: 201810420702.3
• 申請日: 2018-05-04
• 公開（公告）號: CN108776644B
• 公開（公告）日: 2022-09-27
• 發明（設計）人: 翁振興
• 申請（專利權）人: 中國電子科技集團公司第三十六研究所
• 主分類號: G06F12/0806
• 分類號: G06F12/0806;G06F12/0893;G11C11/413
• 代理公司: 北京市隆安律師事務所 11323
• 代理人: 權鮮枝;吳昊

1.一種數據高速緩存系統，其特征在于，所述系統包括：FPGA和多片異步SRAM芯片，所述FPGA包括：多個數據接口、一個控制接口和一個地址接口，多個所述數據接口分別連接對應的所述異步SRAM芯片的數據信號輸入輸出接口，所述控制接口連接多片所述異步SRAM芯片的控制信號輸入接口，所述地址接口連接多片所述異步SRAM芯片的地址信號輸入接口；

所述FPGA發出控制信號、地址信號和與所述異步SRAM芯片的數量對應的多組數據信號，根據所述控制信號和地址信號控制多組所述數據信號同時對應存儲至多片所述異步SRAM芯片，包括：

根據工程穩定性要求確定所述FPGA訪問所述異步SRAM芯片的時鐘周期T；

根據所述異步SRAM芯片正確接收所述數據信號、地址信號和控制信號的時間確定所述異步SRAM芯片的延遲時間長度t1；

根據所述異步SRAM芯片的最短訪問周期確定所述異步SRAM芯片的寫入時間長度t3，所述寫入時間長度t3不小于所述異步SRAM芯片的最短訪問周期；

根據訪問所述異步SRAM芯片的時鐘周期T、所述延遲時間長度t1、所述寫入時間長度t3，確定數據的停止寫入時間長度t2，其中，

T＝t1+t2+t3；

所述FPGA在每個所述時鐘周期的開始時間點處，輸出控制信號、地址信號和多組數據信號；

所述FPGA根據所述異步SRAM芯片的延遲時間長度t1和寫入時間長度t3改變所述控制信號的電平狀態，從而控制多組所述數據信號根據所述地址信號同時對應存儲至多片所述異步SRAM芯片。

2.如權利要求1所述的系統，其特征在于，所述FPGA的多個所述數據接口與對應所述異步SRAM芯片的所述數據信號輸入輸出接口之間的數據線長度相等；

所述FPGA的所述控制接口與每片所述異步SRAM芯片的控制信號輸入接口之間的控制線長度相等；

所述FPGA的所述地址接口與每片所述異步SRAM芯片的地址信號輸入接口之間的地址線長度相等。

3.如權利要求1所述的系統，其特征在于，所述FPGA根據所述異步SRAM芯片的延遲時間長度和寫入時間長度改變所述控制信號的電平狀態，從而控制多組所述數據信號根據所述地址信號同時對應存儲至多片所述異步SRAM芯片包括：

所述FPGA在每個所述時鐘周期內，從所述時鐘周期的開始時間點處經過所述延遲時間長度后，將所述控制信號從高電平狀態改為低電平狀態，控制多組所述數據信號開始根據所述地址信號同時對應存儲至多片所述異步SRAM芯片，經過所述寫入時間長度后，將所述控制信號從低電平狀態改為高電平狀態，控制多組所述數據信號停止存儲至多片所述異步SRAM芯片。

4.一種航天用電子設備，其特征在于，所述設備包括如權利要求1-3任一項所述的數據高速緩存系統。