[發明專利]用于雙目的地類型轉換、累加和原子存儲器操作的指令

在審

• 申請號: 201810414454.1
• 申請日: 2018-05-03
• 公開（公告）號: CN108804137A
• 公開（公告）日: 2018-11-13
• 發明（設計）人: W.M.布朗;K.拉曼
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F15/80
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 臧永杰;鄭冀之

所公開的實施例涉及用于雙目的地類型轉換、累加和原子存儲器操作的指令。在一個示例中，系統包括存儲器；處理器，該處理器包括：用來從代碼存儲裝置提取指令的提取電路，該指令包括操作碼、第一目的地標識符、和用來指定源向量寄存器的源標識符，該源向量寄存器包括多個單精度浮點數據元素；用來對所提取的指令解碼的解碼電路；以及執行電路，其用來執行經解碼的指令以便：將源向量寄存器的元素轉換成雙精度浮點值，將雙精度浮點值的第一半部存儲到由第一目的地標識符標識的第一位置，以及將雙精度浮點值的第二半部存儲到第二位置。

技術領域

本發明的領域通常涉及計算機處理器架構，并且更具體地涉及用于雙目的地類型轉換、混合精度累加以及混合精度原子存儲器操作的指令。

背景技術

現代處理器常常包括用來提供計算密集的操作但供應能夠使用各種數據存儲設備（諸如例如單指令多數據（SIMD）向量寄存器（single instruction multiple datavector register））通過高效實現開發的高水平數據并行性的指令。于是，中央處理單元（CPU）可以提供并行硬件以支持處理向量。因此向量化可以改進處理器的功率高效（power-efficient）性能。

用于浮點運算的IEEE 754標準（IEEE 754）是針對由電氣與電子工程師協會（IEEE）在1985年建立的（最近在2008年8月更新的公布的）浮點計算的技術標準。IEEE 754至少針對浮點數格式、所需的操作和推薦的操作陳述標準。IEEE 754為各種精度級定義格式，所述各種精度級包括：半精度（2字節）、單精度（4字節）、雙精度（8字節）和四倍精度（16字節）。

由于效率的原因，處理器指令集架構常常將寄存器尺寸和浮點計算限制到固定數目的位。因此，期望增加的精確性和更高精度的應用程序可能尋求使用于浮點表示的位數目加倍。然而，這樣做可以降低每周期能夠實施的計算的數目，可以增加指令計數，可以減少可存儲在數據高速緩沖存儲器中的數據元素的數目，并且可以要求更多存儲器操作。

所需要的是一種在對于精確性必要時符合IEEE 754地使用高精度數據來向量化以及否則使用低精度數據來向量化的途徑。

附圖說明

在附圖的圖中舉例來說并且非限制性地圖解本發明，在所述附圖中相似的參考指示類似元件并且其中：

圖1是圖解根據一些實施例的用于執行用于雙目的地類型轉換（dual-destinationtype conversion）、累加（accumulation）和原子存儲器操作（atomic memory operations）的指令的處理部件的框圖；

圖2A是圖解根據一些實施例的針對用于雙目的地類型轉換、累加和原子存儲器操作的指令的格式的框圖；

圖2B是圖解根據一些實施例的針對用于雙目的地類型轉換、累加和原子存儲器操作的指令的格式的框圖；

圖3是根據一些實施例的要由處理器實施來執行用于雙目的地類型轉換、累加和/或原子存儲器操作的指令的過程的流程圖；

圖4圖解根據一些實施例的用于雙目的地類型轉換、累加和/或原子存儲器操作的指令的示例性執行；

圖5A-5G是圖解根據一些實施例的執行用于雙目的地類型轉換、混合精度累加、或混合精度原子存儲器操作的指令的各個實施例的偽代碼和方塊流程圖；

圖5A是圖解根據一實施例的雙目的地類型轉換指令的執行的偽代碼和方塊流程圖；

圖5B是圖解根據一實施例的雙目的地類型轉換指令的執行的偽代碼和方塊流程圖；

圖5C是圖解根據一實施例的雙目的地類型轉換指令的執行的偽代碼和方塊流程圖；

圖5D是圖解根據一實施例的雙目的地類型轉換和累加指令的執行的偽代碼和方塊流程圖；