[發明專利]裝置的形成方法在審
| 申請號: | 201810409528.2 | 申請日: | 2018-05-02 |
| 公開(公告)號: | CN109216196A | 公開(公告)日: | 2019-01-15 |
| 發明(設計)人: | 蔡嘉慶;邱意為;張宏睿;許立德 | 申請(專利權)人: | 臺灣積體電路制造股份有限公司 |
| 主分類號: | H01L21/336 | 分類號: | H01L21/336;H01L21/768 |
| 代理公司: | 隆天知識產權代理有限公司 72003 | 代理人: | 張福根;馮志云 |
| 地址: | 中國臺*** | 國省代碼: | 中國臺灣;71 |
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| 摘要: | |||
| 搜索關鍵詞: | 蝕刻停止層 開口 導電結構 真空環境 蝕刻 內連線結構 延伸穿過 介電層 穿過 延伸 | ||
提供內連線結構與其形成方法。方法包括形成開口于介電層與蝕刻停止層中,其中開口只部分地延伸穿過蝕刻停止層。方法亦包括產生真空環境于裝置周圍。在產生真空環境于裝置周圍之后,方法包括蝕刻穿過蝕刻停止層,以延伸開口并露出第一導電結構。方法亦包括形成第二導電結構于開口中。
技術領域
本公開實施例關于裝置的形成方法,更特別關于在將晶片輸送至真空腔室之前,部分穿過蝕刻停止層的開口不露出下方的接點以避免其氧化。
背景技術
在使半導體裝置最小化的現有工藝中,需要低介電常數的介電材料作為導電內連線之間的金屬間和/或層間介電層,以在傳遞信號時減少因電容效應產生的電阻-電容延遲。如此一來,介電層的介電常數越低,則相鄰導電線路的寄生電容與集成電路的電阻-電容延遲越低。
然而,作為低介電常數的介電材料的現有材料不理想。特別的是,依介電常數選擇材料時,材料的其他特性如材料硬度或強度可能不適于半導體工藝。如此一來,需改善采用低介電常數的介電材料的工藝。
發明內容
本公開一實施例提供的裝置的形成方法,包括:形成開口于介電層與蝕刻停止層中,其中開口只部分地延伸穿過蝕刻停止層;產生真空環境于裝置周圍;在產生真空環境于裝置周圍之后,蝕刻穿過蝕刻停止層以延伸開口,并露出第一導電結構;以及形成第二導電結構于開口中。
附圖說明
圖1是一些實施例中,鰭狀場效晶體管的透視圖。
圖2至圖6是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖7A、圖7B、與圖7C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖8A、圖8B、與圖8C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖9A、圖9B、與圖9C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖10A、圖10B、與圖10C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖11A、圖11B、與圖11C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖12A、圖12B、與圖12C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖13A、圖13B、與圖13C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖14A、圖14B、與圖14C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖15A、圖15B、與圖15C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖16A、圖16B、與圖16C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖17A、圖17B、與圖17C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖18A、圖18B、與圖18C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖19A、圖19B、與圖19C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖20A、圖20B、與圖20C是一些實施例中,工藝腔室中的鰭狀場效晶體管裝置其剖視圖。
圖21A、圖21B、與圖21C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
圖22A、圖22B、與圖22C是一些實施例中,形成鰭狀場效晶體管裝置的中間階段其剖視圖。
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H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
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H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





