[發(fā)明專利]檢測信號選擇電路及選擇方法、陣列基板、顯示面板

有效

• 申請?zhí)枺?/td>: 201810400789.8
• 申請日: 2018-04-28
• 公開（公告）號: CN108648671B
• 公開（公告）日: 2020-03-31
• 發(fā)明（設計）人: 陳彩琴;王一伊;王少波
• 申請（專利權(quán)）人: 武漢華星光電半導體顯示技術(shù)有限公司
• 主分類號: G09G3/00
• 分類號: G09G3/00
• 代理公司: 深圳市威世博知識產(chǎn)權(quán)代理事務所(普通合伙) 44280
• 代理人: 鐘子敏

1.一種陣列基板，其特征在于，包括：相互連接的掃描驅(qū)動電路和檢測信號選擇電路；

其中，所述掃描驅(qū)動電路包括多級驅(qū)動單元，每一級驅(qū)動單元輸出一個掃描驅(qū)動信號；

所述陣列基板進一步包括：第一電源信號輸入端、第二電源信號輸入端、第一時鐘信號輸入端、第二時鐘信號輸入端以及級傳信號輸出電路；每一級所述驅(qū)動單元包括級傳信號輸入端、第一驅(qū)動輸入端、第二驅(qū)動輸入端、第一時鐘輸入端、第二時鐘輸入端和驅(qū)動信號輸出端，所述級傳信號輸入端連接所述級傳信號輸出電路，所述第一驅(qū)動輸入端連接所述第一電源信號輸入端，所述第二驅(qū)動輸入端連接所述第二電源信號輸入端，所述第一時鐘輸入端連接所述第一時鐘信號輸入端，所述第二時鐘輸入端連接所述第二時鐘信號輸入端，所述驅(qū)動信號輸出端輸出所述掃描驅(qū)動信號；

其中，所述第一電源信號輸入端輸入的第一電源信號和所述第二電源輸入端輸入的第二電源信號的電位相反，所述第一時鐘信號輸入端輸入的第一時鐘信號和所述第二時鐘信號輸入端輸入的第二時鐘信號的電位相反。

2.根據(jù)權(quán)利要求1所述的陣列基板，其特征在于，進一步包括：初始級傳信號輸入端；

所述級傳信號輸出電路包括多級級傳信號輸出單元，每一級級傳信號輸出單元包括級傳信號第一輸入端、級傳信號第二輸入端、級傳信號第三輸入端、級傳信號第四輸入端和級傳信號輸出端，所述級傳信號第一輸入端連接前一級所述驅(qū)動單元的輸出端，所述級傳信號第二輸入端連接第一控制信號輸入端，所述級傳信號第三輸入端連接第二控制信號輸入端，所述級傳信號第四輸入端連接下一級所述驅(qū)動單元的輸出端，所述級傳信號輸出端連接對應級驅(qū)動單元的所述級傳信號輸入端；

其中，第一級所述級傳信號輸出單元的級傳信號第一輸入端和最后一級所述級傳信號輸出單元的級傳信號第四輸入端均連接所述初始級傳信號輸入端。

3.根據(jù)權(quán)利要求2所述的陣列基板，其特征在于，所述級傳信號輸出單元包括第三薄膜晶體管和第四薄膜晶體管，所述第三薄膜晶體管包括第三柵極、第三源極和第三漏極，所述第三柵極連接所述級傳信號第三輸入端，所述第三源極或所述第三漏極連接所述級傳信號第一輸入端，所述第四薄膜晶體管包括第四柵極、第四源極和第四漏極，所述第四柵極連接所述級傳信號第二輸入端，所述第四源極或所述第四漏極連接所述級傳信號第四輸入端，所述第三源極和所述第三漏極中另一極以及所述第四源極或所述第四漏極中另一極連接所述級傳信號輸出端。

4.根據(jù)權(quán)利要求2所述的陣列基板，其特征在于，所述級傳信號輸出單元包括第五薄膜晶體管和第六薄膜晶體管，所述第五薄膜晶體管包括第五柵極、第五源極和第五漏極，所述第五柵極連接所述級傳信號第一輸入端，所述第五源極或所述第五漏極連接所述級傳信號第三輸入端，所述第六薄膜晶體管包括第六柵極、第六源極和第六漏極，所述第六柵極連接所述級傳信號第四輸入端，所述第六源極或所述第六漏極連接所述級傳信號第二輸入端，所述第五源極和所述第五漏極中另一極以及所述第六源極或所述第六漏極中另一極連接所述級傳信號輸出端。

5.根據(jù)權(quán)利要求1所述的陣列基板，其特征在于，所述檢測信號選擇電路包括：

第一開關(guān)單元和第二開關(guān)單元，所述第一開關(guān)單元包括第一控制端、第一輸入端和第一輸出端，所述第二開關(guān)單元包括第二控制端、第二輸入端和第二輸出端，所述第一輸出端和所述第二輸出端連接，所述第一輸入端連接第一級所述驅(qū)動單元的輸出端，所述第二輸入端連接最后一級所述驅(qū)動單元的輸出端；

其中，所述第一控制端輸入的第一控制信號控制所述第一開關(guān)單元的開關(guān)，所述第二控制端輸入的第二控制信號控制所述第二開關(guān)單元的開關(guān)，以根據(jù)所述掃描驅(qū)動信號的輸出順序選擇性地輸出所述第一輸出端或所述第二輸出端的輸出信號。

6.根據(jù)權(quán)利要求5所述的陣列基板，其特征在于，所述第一開關(guān)單元包括第一薄膜晶體管，所述第一薄膜晶體管包括第一柵極、第一源極和第一漏極，所述第一柵極連接所述第一控制端，所述第一源極或所述第一漏極連接所述第一輸入端，所述第一源極或所述第一漏極中另一極連接所述第一輸出端。