[發明專利]動態隨機存取存儲器及其操作方法

有效

• 申請號: 201810385650.0
• 申請日: 2018-04-26
• 公開（公告）號: CN109872745B
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 李忠勛;劉獻文
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: G11C11/408
• 分類號: G11C11/408
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

本公開提供一種動態隨機存取存儲器(dynamic random access memory，DRAM)及其操作方法。該DRAM包括一記憶列以及一緩沖器。該記憶列經配置以儲存資料，其中該記憶列，因應于讀取該資料的一請求，不提供該資料。該緩沖器經配置以將該資料臨時儲存為一臨時儲存資料，其中該緩沖器，因應于該請求，提供該臨時儲存資料。

技術領域

本申請主張2017年12月5日申請的美國臨時申請案第62/594650號及2018年1月2日申請的美國正式申請案第15/860032號的優先權及益處，該美國臨時申請案及該美國正式申請案的內容以全文引用的方式并入本文中。

本公開是關于一種動態隨機存取存儲器(dynamic random access memory，DRAM)及其操作方法，并且更具體地是關于管理DRAM中的一讀取操作。

先前技術

動態隨機存取存儲器(dynamic random access memory，DRAM)是一種隨機存取存儲器的型態。該種型態的隨機存取存儲器將每個位元的資料儲存在單獨的電容器中。最簡單的DRAM胞包括單個N型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)電晶體和單個電容器。如果電荷儲存在電容器中，則根據所使用的慣例，該胞被稱為儲存邏輯高。如果不存在電荷，則稱該胞儲存邏輯低。由于電容器中的電荷隨時間消耗，因此DRAM系統需要額外的更新電路來周期性地更新儲存在電容器中的電荷。由于電容器只能儲存非常有限的電荷量，為了快速區分邏輯1和邏輯0之間的差異，通常每個位元使用兩個位元線(bit line，BL)，其中，位元線對中的第一位被稱為位元線真(bit line true，BLT)，另一個是位元線補數(bit line complement，BLC)。單個NMOS電晶體的閘極由字元線(word line，WL)控制。

上文的“先前技術”說明僅是提供背景技術，并未承認上文的“先前技術”說明揭示本公開的標的，不構成本公開的先前技術，且上文的“先前技術”的任何說明均不應作為本案的任一部分。

發明內容

本公開的一實施例提供一種動態隨機存取存儲器(dynamic random accessmemory，DRAM)。該DRAM包括一記憶列以及一緩沖器。該記憶列經配置以儲存資料，其中該記憶列，因應于讀取該資料的一請求，不提供該資料。該緩沖器經配置以將該資料臨時儲存為一臨時儲存資料，其中該緩沖器，因應于該請求，提供該臨時儲存資料。

在本公開的一實施例中，當該緩沖器，因應于該請求，而提供該臨時儲存資料時，該記憶列被保持為停用。

在本公開的一實施例中，該請求是一第一請求之后的一第二請求，其中該緩沖器經配置以，因應于讀取該資料的該第一請求，而臨時儲存該臨時儲存資料。

在本公開的一實施例中，該DRAM還包括一位址暫存器及一控制邏輯。該位址暫存器包括一第一閂鎖器、一第二閂鎖器。該第一閂鎖器，經配置以，因應于該第一請求，而閂鎖指出該記憶列的一第一位址。該第二閂鎖器，經配置以，因應于該第二請求，而閂鎖該第一位址。該控制邏輯，經配置以保持該記憶列為停用，并且，因應于一事件而控制該緩沖器直接提供該臨時儲存資料，在該事件中，該第一閂鎖器和該第二閂鎖器都閂鎖該第一位址。

在本公開的一實施例中，該請求是一第一請求之后的一第二請求，其中該緩沖器經配置以，因應于將該資料寫入該記憶列的一第一請求，而臨時儲存該臨時儲存資料。

在本公開的一實施例中，該DRAM還包括一位址暫存器及一控制邏輯。該位址暫存器包括一第一閂鎖器、一第二閂鎖器。該第一閂鎖器，經配置以，因應于該第一請求，而閂鎖指出該記憶列的一第一位址。該第二閂鎖器，經配置以，因應于該第二請求，而閂鎖該第一位址。該控制邏輯，經配置以因應于一事件而保持該記憶列為停用，在該事件中，該第一閂鎖器和該第二閂鎖器都閂鎖該第一位址。