[發(fā)明專利]一種半導(dǎo)體器件及其制造方法和電子裝置

在審

• 申請?zhí)枺?/td>: 201810379928.3
• 申請日: 2018-04-25
• 公開（公告）號: CN110400751A
• 公開（公告）日: 2019-11-01
• 發(fā)明（設(shè)計）人: 周飛
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L21/768
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 高偉;翟海青

本發(fā)明提供一種半導(dǎo)體器件及其制造方法和電子裝置，所述方法包括：提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有柵極結(jié)構(gòu)，以及位于所述柵極結(jié)構(gòu)兩側(cè)分別與源極和漏極電連接的插塞，在所述插塞和所述柵極結(jié)構(gòu)之間形成有間隙；形成第一層間介電層，以填充所述間隙并覆蓋所述半導(dǎo)體襯底，其中，填充在所述間隙中的所述第一層間介電層內(nèi)形成有空洞。本發(fā)明的方法能夠降低插塞和柵極結(jié)構(gòu)之間的介電常數(shù)，進(jìn)而降低插塞和柵極結(jié)構(gòu)之間的寄生電容，提高器件的AC性能。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及一種半導(dǎo)體器件及其制造方法和電子裝置。

背景技術(shù)

集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實(shí)現(xiàn)的。然而由于MOSFETs器件尺寸的不斷縮小，導(dǎo)致短溝道效應(yīng)(SCE)稱為一個關(guān)鍵的技術(shù)問題。短溝道效應(yīng)會惡化器件的電學(xué)性能，如造成柵極閾值電壓下降、功耗增加以及信噪比下降等問題。

目前，為了解決短溝道效應(yīng)的問題，提出了鰭式場效應(yīng)晶體管(FinFET)結(jié)構(gòu)，F(xiàn)inFET器件在溝道電荷方便具有良好的柵極控制能力，并且在FinFET中所述柵極環(huán)繞所述鰭片設(shè)置，因此能從三個面來控制靜電，在靜電控制方面的性能也更突出，由于其出色的靜電控制能力，能夠?qū)MOS擴(kuò)展至超過7nm以下的節(jié)點(diǎn)。

盡管FinFET器件具有諸多的優(yōu)點(diǎn)，但是其目前的制備方法和結(jié)構(gòu)還是存在諸多的問題，例如，電連接FinFET器件的金屬插塞和金屬柵極結(jié)構(gòu)之間形成的寄生電容越來越大，導(dǎo)致器件的AC性能嚴(yán)重降低，并且，隨著器件尺寸越來越小，上述問題變得更加棘手。

發(fā)明內(nèi)容

在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實(shí)施方式部分中進(jìn)一步詳細(xì)說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。

針對目前存在的問題，本發(fā)明一方面提供一種半導(dǎo)體器件的制造方法，包括：

提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有柵極結(jié)構(gòu)，以及位于所述柵極結(jié)構(gòu)兩側(cè)分別與源極和漏極電連接的插塞，在所述插塞和所述柵極結(jié)構(gòu)之間形成有間隙；

形成第一層間介電層，以填充所述間隙并覆蓋所述半導(dǎo)體襯底，其中，填充在所述間隙中的所述第一層間介電層內(nèi)形成有空洞。

示例性地，形成所述間隙的方法包括：

提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有虛擬柵極結(jié)構(gòu)，在所述虛擬柵極結(jié)構(gòu)的兩側(cè)壁上形成有間隙壁，在所述間隙壁的外側(cè)形成有與所述間隙壁的頂面齊平的第二層間介電層，所述間隙壁的頂面低于所述虛擬柵極結(jié)構(gòu)的頂面；

形成犧牲層，以覆蓋所述間隙壁的頂面以及部分所述第二層間介電層；

形成所述第三層間介電層，以覆蓋所述第二層間介電層，并且所述第三層間介電層位于所述犧牲層的外側(cè)；

形成位于所述柵極結(jié)構(gòu)兩側(cè)分別與源極和漏極電連接的所述插塞；

去除所述犧牲層，以形成所述間隙。

示例性地，所述柵極結(jié)構(gòu)為金屬柵極結(jié)構(gòu)，在形成所述第三層間介電層之后，形成所述插塞之前，還包括以下步驟：

去除所述虛擬柵極結(jié)構(gòu)以形成柵極溝槽，以及在所述柵極溝槽內(nèi)形成所述金屬柵極結(jié)構(gòu)。

示例性地，形成所述間隙壁和所述第二層間介電層的方法包括：

在所述虛擬柵極結(jié)構(gòu)的兩側(cè)壁上形成間隙壁；

在所述半導(dǎo)體襯底上形成第二層間介電層，所述第二層間介電層的頂面與所述虛擬柵極結(jié)構(gòu)的頂面齊平；

回蝕刻去除部分所述第二層間介電層；