[發明專利]半導體存儲器的控制電路及半導體存儲器

在審

• 申請號: 201810367566.6
• 申請日: 2018-04-23
• 公開（公告）號: CN108320770A
• 公開（公告）日: 2018-07-24
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 睿力集成電路有限公司
• 主分類號: G11C11/4076
• 分類號: G11C11/4076;G11C11/4074
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 宋珊珊;王珺

本發明公開一種半導體存儲器及用于控制半導體存儲器功能模塊工作狀態的控制電路，半導體存儲器包括n個功能模塊，控制電路包括分時控制電路和n個電源驅動模塊；分時控制電路包括用于接收總控制信號的輸入端，并根據總控制信號產生邊沿依次錯開的n個使能信號；電源驅動模塊分別與使能信號輸出端和功能模塊連接，電源驅動模塊用于根據所接收的使能信號控制對應的功能模塊的工作狀態，n個電源驅動模塊分別根據n個使能信號控制功能模塊依次順序導通并以相反的順序關斷。本發明半導體存儲器控制電路通過半導體存儲器不同操作按照響應順序分時開啟或者關閉，有效降低了同時開啟或者關閉時半導體存儲器的峰值電流，且減小了半導體存儲器的功耗。

技術領域

本發明涉及半導體存儲器控制技術領域，尤其是一種半導體存儲器的控制電路及半導體存儲器。

背景技術

對于半導體存儲器來說，降低功耗越來越重要。多數的半導體隨機存儲器，例如DRAN，主要通過串聯晶體管來控制功能模塊的供電，當功能模塊工作時，開啟串聯的晶體管以提供其電源，當功能模塊不工作時，關閉串聯的晶體管以切斷其電源，但是由于半導體存儲器芯片的操作不同，半導體存儲器芯片內部處于休閑狀態的功能模塊也同樣工作，從而消耗不必要的功耗。

發明內容

本發明提供一種半導體存儲器的控制電路及半導體存儲器，以至少解決現有技術中的以上技術問題。

為到達上述目的，本發明的一種用于控制半導體存儲器功能模塊工作狀態的控制電路，所述半導體存儲器包括n個功能模塊，n是大于等于2的正整數，所述控制電路包括：

分時控制電路，包括用于接收總控制信號的總控制信號輸入端，所述分時控制電路用于根據所述總控制信號產生邊沿依次錯開的n個使能信號，其中，所述使能信號分別經由n個使能信號輸出端輸出；以及

n個電源驅動模塊，一個所述電源驅動模塊與一個所述使能信號輸出端連接以接收所述使能信號，且一個所述電源驅動模塊與一個所述功能模塊連接，所述電源驅動模塊用于根據所接收的使能信號控制對應的功能模塊的工作狀態，其中，n個所述電源驅動模塊分別根據n個所述使能信號依次順序導通并以相反的順序關斷。

一種實施例中，所述電源驅動模塊包括多個PMOS管，所述PMOS管的源極均與電源電壓連接，所述PMOS管的漏極與對應的所述功能模塊連接，所述PMOS管的柵極與對應的所述使能信號輸出端連接。

一種實施例中，所述分時控制電路包括：

n級延時子電路，其中，每個所述延時子電路均包括上升沿延時單元，下降沿延時單元和鎖存單元；以及

第一級延時子電路的上升沿延時單元輸入端用于接收所述總控制信號，所述第一級延時子電路的下降沿延時單元輸入端用于接收第二級延時子電路的輸出信號，所述第一級延時子電路中的所述鎖存單元用于分別接收所述上升沿延時單元輸出的延遲信號和所述下降沿延時單元輸出的延遲信號，并進行鎖存處理以產生第一使能信號，所述第一使能信號作為所述第一級延時子電路的輸出信號；

第二級延時子電路的上升沿延時單元輸入端用于接收所述第一級延時子電路輸出的所述第一使能信號，所述第二級延時子電路的下降沿延時單元用于接收第三級延時子電路的輸出信號；所述第二級延時子電路中的所述鎖存單元用于分別接收所述上升沿延時單元輸出的延遲信號和所述下降沿延時單元輸出的延遲信號，并進行鎖存處理以產生第二使能信號，所述第二使能信號作為所述第二級延時子電路的輸出信號；

以此類推，

第n級延時子電路的上升沿延時單元輸入端用于接收第n-1級延時子電路的第n-1使能信號；第n級延時子電路的下降沿延時單元輸入端用于接收所述總控制信號；所述第n級延時子電路中的所述鎖存單元用于分別接收所述上升沿延時單元輸出的延遲信號和所述下降沿延時單元輸出的延遲信號，并進行鎖存處理以產生第n使能信號，所述第n使能信號作為所述第n級延時子電路的輸出信號。