[發(fā)明專利]用于測量電路的物理單元中的等待時間的方法、裝置和系統(tǒng)有效
| 申請?zhí)枺?/td> | 201810358308.1 | 申請日： | 2013-10-30 |
| 公開（公告）號： | CN108595355B | 公開（公告）日： | 2021-05-25 |
| 發(fā)明（設(shè)計(jì)）人： | D·J·哈里曼;M·沃什;A·R·伊斯梅爾;D·S·弗洛里奇 | 申請（專利權(quán)）人： | 英特爾公司 |
| 主分類號： | G06F13/38 | 分類號： | G06F13/38;G06F13/42;H04L12/26 |
| 代理公司： | 上海專利商標(biāo)事務(wù)所有限公司 31100 | 代理人： | 李煒;黃嵩泉 |
| 地址： | 美國加利*** | 國省代碼： | 暫無信息 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 用于 測量 電路 物理 單元 中的 等待時間 方法 裝置 系統(tǒng) | ||
1.一種用于計(jì)算系統(tǒng)的裝置，包括：
物理層單元PHY，所述PHY用于耦合到串行鏈路，所述PHY包括：
接收機(jī)塊，用于處理將經(jīng)由所述串行鏈路接收的數(shù)據(jù)，所述接收機(jī)塊包括：
差分接收機(jī)，所述差分接收機(jī)具有差分輸入和串行輸出的對，所述差分輸入用于耦合到所述串行鏈路；
時鐘恢復(fù)電路，所述時鐘恢復(fù)電路具有用于接收時鐘信號的第一輸入和耦合到所述差分接收機(jī)的輸出的第二輸入，并且所述時鐘恢復(fù)電路具有包括經(jīng)恢復(fù)的位時鐘的輸出；
數(shù)據(jù)恢復(fù)電路，所述數(shù)據(jù)恢復(fù)電路具有耦合到所述差分接收機(jī)的串行輸出的第一輸入、所述經(jīng)恢復(fù)的位時鐘被接收所在的第二輸入以及串行輸出；
串行-并行轉(zhuǎn)換器，所述串行-并行轉(zhuǎn)換器具有耦合到所述數(shù)據(jù)恢復(fù)電路的串行輸出的第一輸入、所述經(jīng)恢復(fù)的位時鐘被接收所在的第二輸入、具有10位寬度的并行輸出以及碼元時鐘輸出；
檢測電路，所述檢測電路接收所述碼元時鐘輸出，并且輸出接收機(jī)有效(RxValid)信號和經(jīng)恢復(fù)的碼元時鐘；
彈性緩沖器，所述彈性緩沖器用于存儲多個條目，并且具有帶有10位寬度的、耦合到所述串行-并行轉(zhuǎn)換器的并行輸出的并行輸入、所述經(jīng)恢復(fù)的碼元時鐘被接收所在的輸入，并且所述彈性緩沖器具有并行輸出，并且輸出緩沖器溢出/下溢信號；
解碼器，所述解碼器具有耦合到所述彈性緩沖器的并行輸出的并行輸入、第二時鐘信號被接收所在的輸入，所述解碼器具有8位并行輸出，并且輸出錯誤信號；以及
用于結(jié)合傳入條目存儲到所述彈性緩沖器中而存儲對應(yīng)于所述彈性緩沖器的深度的值的裝置。
2.如權(quán)利要求1所述的裝置，進(jìn)一步包括：
介質(zhì)訪問控制單元MAC；
PHY-MAC接口；以及
用于通過所述PHY-MAC接口將關(guān)于所述彈性緩沖器的深度的信息轉(zhuǎn)發(fā)到所述MAC的裝置。
3.如權(quán)利要求1所述的裝置，進(jìn)一步包括：
位寬度邏輯，用于生成期望寬度的并行數(shù)據(jù)分組，所述位寬度邏輯具有耦合到所述解碼器的輸出的輸入，并且具有所述第二時鐘信號被接收所在的第一時鐘輸入以及并行時鐘(PCLK)信號被接收所在的第二時鐘輸入。
4.如權(quán)利要求3所述的裝置，其中，所述位寬度邏輯能配置用于生成具有8位、16位或32位寬度的并行數(shù)據(jù)分組。
5.如權(quán)利要求1所述的裝置，其中，所述裝置兼容用于PCI快速、SATA和USB架構(gòu)(PIPE)規(guī)范的PHY接口。
6.如權(quán)利要求1所述的裝置，其中，所述裝置包括精確時間測量(PTM)邏輯。
7.如權(quán)利要求1所述的裝置，其中，所述解碼器包括具有10位并行輸入和8位并行輸出的8b/10b解碼器。
8.如權(quán)利要求1所述的裝置，其中，所述解碼器包括具有130位并行輸入和128位并行輸出的128b/130b解碼器。
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