[發明專利]半導體元件及其制作方法有效

申請號：	201810342006.5	申請日：	2018-04-17
公開（公告）號：	CN110391247B	公開（公告）日：	2020-10-30
發明（設計）人：	劉子豪;陳意維;鄭存閔;張凱鈞;吳佳臻;黃怡安;吳柏志;陳品宏;邱鈞杰;陳姿潔;劉志建;蔡志杰;林佶民	申請（專利權）人：	聯華電子股份有限公司;福建省晉華集成電路有限公司
主分類號：	H01L27/11568	分類號：	H01L27/11568
代理公司：	北京市柳沈律師事務所 11105	代理人：	陳小雯
地址：	中國臺***	國省代碼：	臺灣;71
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摘要：
搜索關鍵詞：	半導體元件及其制作方法
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【說明書】：

本發明公開一種半導體元件及其制作方法，該制作半導體元件的方法為，主要先形成一氮化鈦層于一硅層上，然后進行一第一處理制作工藝將氮化鈦層以及二氯硅甲烷(dichlorosilane,DCS)反應形成一氮化鈦硅(TiSiN)層，形成一導電層于氮化鈦硅層上，再圖案化該導電層、該氮化鈦硅層以及該硅層以形成一柵極結構。

技術領域

本發明涉及一種制作半導體元件的方法，尤其是涉及一種制作動態隨機存取存儲器(Dynamic Random Access Memory,DRAM)元件的位線結構的方法。

背景技術

隨著各種電子產品朝小型化發展的趨勢，動態隨機存取存儲器(DRAM)單元的設計也必須符合高集成度及高密度的要求。對于一具備凹入式柵極結構的DRAM單元而言，由于其可以在相同的半導體基底內獲得更長的載流子通道長度，以減少電容結構的漏電情形產生，因此在目前主流發展趨勢下，其已逐漸取代僅具備平面柵極結構的DRAM單元。

一般來說，具備凹入式柵極結構的DRAM單元會包含一晶體管元件與一電荷貯存裝置，以接收來自于位線及字符線的電壓信號。然而，受限于制作工藝技術之故，現有具備凹入式柵極結構的DRAM單元仍存在有許多缺陷，還待進一步改良并有效提升相關存儲器元件的效能及可靠度。

發明內容

本發明一實施例公開一種制作半導體元件的方法，其主要先形成一氮化鈦層于一硅層上，然后進行一第一處理制作工藝將氮化鈦層以及二氯硅甲烷(dichlorosilane,DCS)反應形成一氮化鈦硅(TiSiN)層，形成一導電層于氮化鈦硅層上，再圖案化該導電層、該氮化鈦硅層以及該硅層以形成一柵極結構。

本發明另一實施例公開一種制作半導體元件的方法，其主要先形成一氮化鈦硅(TiSiN)層于一硅層上，然后進行一第一處理制作工藝將氮化鈦硅層以及氨氣反應形成一富氮層。接著形成一導電層于富氮層上，再圖案化該導電層、該富氮層、該氮化鈦硅層以及該硅層以形成一柵極結構。

本發明又一實施例公開一種半導體元件，其主要包含一柵極結構設于基底上，其中柵極結構又包含：一硅層設于基底上、一氮化鈦層設于硅層上、一氮化鈦硅層設于氮化鈦層上以及一導電層設于氮化鈦硅層上。

附圖說明

圖1為本發明一實施例的動態隨機存取存儲器元件的上視圖；

圖2至圖5為圖1中沿著切線A-A’方向制作動態隨機存取存儲器元件的位線結構的方法示意圖；

圖6為本發明一實施例的動態隨機存取存儲器元件的位線結構的結構示意圖；

圖7為本發明一實施例于周邊區所制備的一半導體元件的結構示意圖；

圖8為本發明一實施例于周邊區所制備的一半導體元件的結構示意圖。

主要元件符號說明