[發明專利]基于分布式內存的片上系統架構

在審

• 申請號: 201810337576.5
• 申請日: 2018-04-16
• 公開（公告）號: CN110389929A
• 公開（公告）日: 2019-10-29
• 發明（設計）人: 趙立新;俞大立
• 申請（專利權）人: 格科微電子（上海）有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明涉及一種基于分布式內存的片上系統架構，包括：芯片，包括第一運算單元、至少一個第二運算單元、內存控制模塊；若干內存，包括系統片外內存和至少一個系統片內內存；通用總線、專用總線；所述第一運算單元通過通用總線連接至所述內存控制模塊，所述第二運算單元通過專用總線和/或通用總線連接至所述內存控制模塊，通過內存控制模塊將部分數據傳輸存儲至系統片內內存，另一部分數據存儲至系統片外內存，以提高系統數據傳輸速度，降低系統功耗。

技術領域

本發明涉及計算機領域，尤其涉及一種基于分布式內存的片上系統架構。

背景技術

系統芯片(System-on-a-chip，SoC)是在單個芯片上集成一個完整的系統，把所有或部分必要的功能集成進單個芯片的半導體技術。完整的系統一般包括中央處理器(CPU)、多個數字和模擬IP核、存儲器以及外圍部件電路等。遵循摩爾定律，深亞微米級(40/28/22nm)半導體技術制程已日趨成熟，系統芯片本身的時鐘越來越快(高達GHz/秒),片內集成的IP核和CPU個數(多核)越來越多，使得SoC的整體性能越來越多地受限于片外內存的訪問速度，即通常所謂的“內存墻”問題。

“內存墻”指的是內存性能嚴重限制CPU性能發揮的現象。這是由于長期以來處理器的計算速度發展得比內存的存取速度快，這種不均衡的發展速度造成了內存瓶頸，制約了日益增長的高性能處理器，難以發揮出應有的功效。

在如圖1所示的典型SoC系統芯片中，多核CPU(Central Processing Unit中央處理器)，GPU(Graphics Processing Unit,圖形處理單元，2D/3D 圖形引擎)，video codec(高清視頻編解碼器)，ISP(Image Signal Processor, 圖像數據處理器)等模塊都要讀寫片外內存。而系統帶寬要求最高的往往是這些多媒體模塊，例如一路高清視頻(1920x1080,30fps)所需帶寬可高達500M字節每秒。而這些高帶寬模塊的DDR訪問請求和數據都必須經過數據總線仲裁器(arbitor/data frabric/cross bar等)，仲裁勝者才得到機會去訪問DDR。這種架構第一受限于DDR數據總線寬度(16或者32bit 在手機系統中)，為了達到性能要求，DDR總線的頻率必須很高(例如高達800MHz)，這是引起系統高功耗的一個重要原因。第二由于總線仲裁器的介入，多個模塊的地址總線來回切換會降低DDR數據的訪問效率。另外總線仲裁的引入本身會帶來額外的系統訪問延時。

本領域技術人員很早就認識到“內存墻”問題，并采取了多種針對性的措施。從最初的單純依靠提高處理器頻率來提升計算性能，到后來的利用多核心并行計算技術來提升計算性能，再到后來通過降低內存等待時間、提升內存帶寬的方法。比如：公開號為CN101013407A的中國專利申請中，披露了一種支持多總線多類型存儲器的內存仲裁實現系統和方法，通過修改仲裁算法，提高內存數據的訪問效率。但上述方法均未能徹底、有效地解決內存瓶頸問題。

發明內容

本發明所要解決的技術問題是如何提高內存數據的訪問效率，提高數據傳輸速度，降低系統功耗，提高系統整體性能。

為了解決上述技術問題，本發明提供一種基于分布式內存的片上系統架構，包括：

芯片，包括第一運算單元、至少一個第二運算單元、內存控制模塊；

若干內存，包括系統片外內存和至少一個系統片內內存；

通用總線、專用總線；

所述第一運算單元通過通用總線連接至所述內存控制模塊，所述第二運算單元通過專用總線和/或通用總線連接至所述內存控制模塊，通過內存控制模塊將部分數據傳輸存儲至系統片內內存，另一部分數據存儲至系統片外內存，以提高系統數據傳輸速度，降低系統功耗。