[發明專利]半導體結構及其形成方法

有效

• 申請號: 201810322846.5
• 申請日: 2018-04-11
• 公開（公告）號: CN110364561B
• 公開（公告）日: 2023-03-14
• 發明（設計）人: 吳亮;董天化;包小燕;金嵐
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L21/336
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

本發明揭示了一種半導體結構及其形成方法，所述半導體結構包括：間隔形成在半導體襯底中的第一有源區和第二有源區；連接柵極，一個所述連接柵極形成在一個所述第一有源區和一個所述第二有源區上，且一個所述連接柵極位于一個所述第一有源區和一個所述第二有源區之間具有連接部，所述連接部的延伸方向與所述第一有源區和所述第二有源區的排列方向不一致；以及硅化物層，所述硅化物層覆蓋在所述第一有源區和第二有源區上，并沿所述連接部跨過所述連接部。于是，通過硅化物層的特別設計，使得連接柵極的連接部上的硅化物得以完整，即硅化物的質量得到保證，從而有效降低有源區負載，提高器件工作時的飽和電流。

技術領域

本發明涉及半導體技術領域，特別涉及一種半導體結構及其形成方法。

背景技術

隨著CMOS工藝的不斷發展，亞微米器件得到了廣泛的應用。然而，由于亞微米的MOS器件中形成的柵極和源/漏極接觸區域細小，導致接觸電阻和方塊電阻增加。這使得半導體器件的運行速度大大下降。

自對準硅化物的形成工藝在柵極和源/漏區域形成硅化物可以有效的降低方塊電阻和接觸電阻，使得器件工作時的飽和電流得以提高。但是，如何確保硅化物的質量，仍需優化。

發明內容

本發明的目的在于提供一種半導體結構及其形成方法，改善硅化物的質量。

為解決上述技術問題，本發明提供一種半導體結構，包括：

間隔形成在半導體襯底中的第一有源區和第二有源區；

連接柵極，一個所述連接柵極形成在一個所述第一有源區和一個所述第二有源區上，且一個所述連接柵極位于一個所述第一有源區和一個所述第二有源區之間具有連接部，所述連接部的延伸方向與所述第一有源區和所述第二有源區的排列方向不一致；以及

硅化物層，所述硅化物層覆蓋在所述第一有源區和第二有源區上，并沿所述連接部跨過所述連接部。

可選的，對于所述的半導體結構，所述連接部呈折線狀，包括依次連接的第一部分、第二部分及第三部分。

可選的，對于所述的半導體結構，所述第二部分垂直所述第一部分和所述第三部分。

可選的，對于所述的半導體結構，所述硅化物層包括依次連接的第一跟隨部、跨越部及第二跟隨部，所述第一跟隨部與所述第一部分相對應且位于所述第一部分靠近第二部分的一側，所述跨越部跨過所述第二部分，所述第二跟隨部與所述第三部分相對應且位于所述第三部分靠近第二部分的一側。

可選的，對于所述的半導體結構，所述第一跟隨部部分重疊于所述第一部分。

可選的，對于所述的半導體結構，所述第二跟隨部部分重疊于所述第三部分。

可選的，對于所述的半導體結構，重疊部分的寬度為小于等于0.1μm。

可選的，對于所述的半導體結構，所述第一跟隨部恰臨于所述第一部分。

可選的，對于所述的半導體結構，所述第二跟隨部恰臨于所述第三部分。

可選的，對于所述的半導體結構，所述第一跟隨部分離于所述第一部分。

可選的，對于所述的半導體結構，所述第二跟隨部分離于所述第三部分。

可選的，對于所述的半導體結構，分離距離小于等于0.05μm。

可選的，對于所述的半導體結構，所述硅化物層的材質包括鈷、鉭、鈦、鉬、鎳、鎢中至少一種元素。

本發明還提供一種半導體結構的形成方法，包括：

在半導體襯底中間隔形成第一有源區和第二有源區；