[發(fā)明專利]動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器

在審

• 申請(qǐng)?zhí)枺?/td>: 201810321325.8
• 申請(qǐng)日: 2018-04-11
• 公開（公告）號(hào): CN109872742A
• 公開（公告）日: 2019-06-11
• 發(fā)明（設(shè)計(jì)）人: 李忠勛;劉獻(xiàn)文
• 申請(qǐng)（專利權(quán)）人: 南亞科技股份有限公司
• 主分類號(hào): G11C11/406
• 分類號(hào): G11C11/406
• 代理公司: 隆天知識(shí)產(chǎn)權(quán)代理有限公司 72003
• 代理人: 鄭特強(qiáng);劉瀟

本公開提供一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic random access memory，DRAM)。該DRAM包括一更新單元、一存取元件、一更新元件。該更新單元具有多個(gè)存儲(chǔ)行。該存取元件經(jīng)配置以存取所述存儲(chǔ)行。該更新元件經(jīng)配置以因應(yīng)于一第一事件以一第一方式更新該更新單元，以及因應(yīng)于一第二事件以一第二方式更新該更新單元，其中在該第一事件中，該更新單元的被存取存儲(chǔ)行的一數(shù)量不大于一臨界數(shù)量，以及其中在該第二事件中，該更新單元的被存取存儲(chǔ)行的該數(shù)量大于該臨界數(shù)量。

技術(shù)領(lǐng)域

本公開主張2017年12月4日申請(qǐng)的美國(guó)臨時(shí)申請(qǐng)案第62/594,128號(hào)及2017年12月13日申請(qǐng)的美國(guó)正式申請(qǐng)案第15/840,083號(hào)的優(yōu)先權(quán)及益處，該美國(guó)臨時(shí)申請(qǐng)案及該美國(guó)正式申請(qǐng)案的內(nèi)容以全文引用的方式并入本文中。

本公開涉及一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)，并且更具體地涉及管理DRAM上的更新操作。

背景技術(shù)

動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic random access memory，DRAM)是一種隨機(jī)存取存儲(chǔ)器的形態(tài)。該種形態(tài)的隨機(jī)存取存儲(chǔ)器將每個(gè)位元的數(shù)據(jù)存儲(chǔ)在單獨(dú)的電容器中。最簡(jiǎn)單的DRAM單元包括單個(gè)N型金屬氧化物半導(dǎo)體(n-type metal-oxide-semiconductor，NMOS)晶體管和單個(gè)電容器。如果電荷存儲(chǔ)在電容器中，則根據(jù)所使用的慣例，該單元被稱為存儲(chǔ)邏輯高。如果不存在電荷，則稱該單元存儲(chǔ)邏輯低。由于電容器中的電荷隨時(shí)間消耗，因此DRAM系統(tǒng)需要額外的更新電路來(lái)周期性地更新存儲(chǔ)在電容器中的電荷。由于電容器只能存儲(chǔ)非常有限的電荷量，為了快速區(qū)分邏輯1和邏輯0之間的差異，通常每個(gè)位元使用兩個(gè)位元線(bit line，BL)，其中位元線對(duì)中的第一位被稱為位元線真(bit line true，BLT)，另一個(gè)是位元線補(bǔ)數(shù)(bit line complement，BLC)。單個(gè)NMOS晶體管的柵極由字元線(word line，WL)控制。

上文的“現(xiàn)有技術(shù)”說(shuō)明僅是提供背景技術(shù)，并未承認(rèn)上文的“現(xiàn)有技術(shù)”說(shuō)明公開本公開的標(biāo)的，不構(gòu)成本公開的現(xiàn)有技術(shù)，且上文的“現(xiàn)有技術(shù)”的任何說(shuō)明均不應(yīng)作為本公開的任一部分。

發(fā)明內(nèi)容

本公開的一實(shí)施例中，提供一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic random accessmemory，DRAM)。該DRAM包括一更新單元、一存取元件、一更新元件。該更新單元具有多個(gè)存儲(chǔ)行。該存取元件經(jīng)配置以存取所述存儲(chǔ)行。該更新元件經(jīng)配置以因應(yīng)于一第一事件以一第一方式更新該更新單元，以及因應(yīng)于一第二事件以一第二方式更新該更新單元，其中在該第一事件中，該更新單元的被存取存儲(chǔ)行的一數(shù)量不大于一臨界數(shù)量，以及其中在該第二事件中，該更新單元的被存取存儲(chǔ)行的該數(shù)量大于該臨界數(shù)量。

在本公開的一些實(shí)施例中，該更新元件經(jīng)配置以，因應(yīng)于該第一事件，除了該更新單元的一鄰居存儲(chǔ)行之外，根據(jù)一第一更新率更新該更新單元，其中該鄰居存儲(chǔ)行是該更新單元的全部的未被存取的存儲(chǔ)行的一者，并且該鄰居存儲(chǔ)行緊鄰該更新單元的一被存取的存儲(chǔ)行。

在本公開的一些實(shí)施例中，該更新元件經(jīng)配置以，因應(yīng)于該第一事件，根據(jù)大于該第一更新率的一第二更新率更新該鄰居存儲(chǔ)行。

在本公開的一些實(shí)施例中，該DRAM還包括一控制元件。該控制元件經(jīng)配置以，從該全部的未被存取的存儲(chǔ)行，識(shí)別出該鄰居存儲(chǔ)行。

在本公開的一些實(shí)施例中，該更新元件經(jīng)配置以，因應(yīng)于該第二事件，除了全部的未被存取的存儲(chǔ)行，根據(jù)一第一更新率更新該更新單元。

在本公開的一些實(shí)施例中，該更新元件經(jīng)配置以，因應(yīng)于該第二事件，根據(jù)大于該第一更新率的一第二更新率更新該全部的未被存取的存儲(chǔ)行。