[發明專利]一種納米線結構及其制造方法

有效

• 申請號: 201810290683.7
• 申請日: 2018-03-30
• 公開（公告）號: CN108470685B
• 公開（公告）日: 2022-02-01
• 發明（設計）人: 馬雪麗;王曉磊;王文武
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/335
• 分類號: H01L21/335;H01L29/775;H01L29/06;B82Y10/00
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 黨麗;王寶筠

本發明實施例提供的納米線結構及其制造方法，在襯底上形成了鰭，鰭的兩側壁上對應設置有槽口，而后在鰭的中部區域形成開口，由于槽口的存在，使得鰭在槽口處的厚度更小一些，在后續利用開口進行氧化工藝的過程中，最薄的槽口處的鰭先被完全氧化，而非槽口處的鰭并未完全氧化，在去除氧化物之后，未被完全氧化的鰭被保留下來，從而在開口中形成了納米線。

技術領域

本發明涉及半導體器件及其制造領域，特別涉及一種納米線結構及其制造方法。

背景技術

隨著超大規模集成電路的發展，器件的特征尺寸不斷減小、集成度不斷的提高，傳統的平面MOS器件很難繼續減小關鍵尺寸，短溝道效應愈發顯著，成為影響器件性能的主導因素。

納米線器件是目前7nm以下MOS器件的解決方案之一，其是以納米線結構為溝道，柵極將納米線結構完全包圍，具有好的柵控能力，使得器件具有更強的驅動電流，從而有效抑制短溝道效應。目前，如何進行納米線結構的制造，提高與現有工藝的兼容性，是納米線器件應用中的關鍵問題。

此外，隨著電路性能的不斷提高，功耗也越來越大，功耗的增加會帶來諸多的不利，如封裝、散熱、成本和可靠性等問題，因此，降低器件功耗，尤其是靜態功耗，也是納米線器件應用中另一個關鍵問題。

發明內容

有鑒于此，本發明旨在至少解決上述問題之一，提供一種納米線結構及其制造方法，實納米線結構的制造，與現有工藝的兼容性好。

為實現上述目的，本發明有如下技術方案：

一種納米線結構的制造方法，包括：

提供半導體襯底；

在所述半導體襯底上形成鰭，所述鰭的兩側壁上對應設置有槽口，所述槽口從所述鰭的側壁的一端延伸至另一端；

覆蓋所述鰭的兩端，以在鰭的中部形成開口；

在開口中形成納米線，所述形成納米線包括：進行氧化工藝，直至所述開口中槽口所在區域的部分鰭被完全氧化；去除氧化后的氧化物，以在所述開口中形成納米線。

可選地，在所述半導體襯底上形成鰭，包括：進行一次或重復進行多次組合刻蝕工藝，每次所述組合刻蝕工藝包括：

采用各向異性刻蝕工藝刻蝕所述半導體襯底，以形成鰭的垂直部；

在已形成的鰭表面上形成保護層；

采用各向同性刻蝕工藝繼續刻蝕所述半導體襯底，以繼續形成部分高度的鰭。

可選地，覆蓋所述鰭的兩端，以在鰭的中部形成開口，包括：

在所述鰭的中部形成所述鰭上的假柵，在所述假柵的側壁上形成側墻，以及形成覆蓋所述假柵兩側鰭的覆蓋層；

去除所述假柵，以形成開口。

可選地，在所述假柵上形成側壁之后，形成覆蓋層之前，還包括：

在所述假柵兩側的鰭中形成源漏區；

在形成納米線之后，還包括：

在開口中形成包圍所述納米線的柵區。

可選地，在所述假柵兩側的鰭上形成源漏區，包括：

通過刻蝕工藝，在所述假柵兩側的鰭上形成凹陷區；

通過選擇性外延生長工藝，在所述凹陷區形成具有應力的源漏區，其中，對于PMOS器件，所述源漏區的材料提供壓應力，對于NMOS器件所述源漏區的材料提供張應力。