[發明專利]一種總線結構及其布線方法

在審

• 申請號: 201810276473.2
• 申請日: 2018-03-30
• 公開（公告）號: CN108509367A
• 公開（公告）日: 2018-09-07
• 發明（設計）人: 謝巍
• 申請（專利權）人: 北京聯想核芯科技有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42;G06F13/16
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種總線結構，包括：至少兩個差分對，每個所述差分對由相鄰的兩條數據線組成，且相鄰的差分對之間具有第一間距；在所述第一間距所對應的區域內設有地走線，且所述地走線上間隔設置有多個過孔。本發明還公開了一種布線方法，包括：在相鄰的差分對間所夾的區域內設置地走線；在所述地走線上間隔設置多個過孔；其中，每個所述差分對由相鄰的兩條數據線組成，且相鄰的差分對之間具有第一間距，所述相鄰的差分對間所夾的區域即為所述第一間距所對應的區域。通過實施本發明，能夠有效減小總線差分對之間的串擾和電磁干擾。

技術領域

本發明涉及數據傳輸總線的抗干擾布線技術領域，尤其涉及一種總線結構及其布線方法。

背景技術

在非易失性存儲器(NVME，Non-Volatile Memory Express)固態硬盤(SSD，SolidState Disk)中，新一代的外設部件互連(PCI-E，Peripheral Component Interconnect-Express)總線是速度最高的走線，目前PCIE 3.0的傳輸速度為8GT/S，未來PCIE 4.0的傳輸速度會達到16GT/S。而PCI-E總線也是最易受到電磁干擾和最容易產生干擾的走線，因此，PCI-E差分布線直接影響PCI-E接口及SSD系統的性能。現有技術的解決方案是，主要靠增加差分對(diff pair)之間的間距來減小差分對相互之間的串擾，如圖1所示，圖1中示出了差分對1和差分對2，每個差分對由相鄰的兩條數據線組成，那么，現有技術是通過增加差分對1和差分對2之間的間距h來減小差分對1和差分對2之間的串擾。然而，這種只靠增加間距的方式效果并不好，并且也無法降低PCI-E走線對系統的電磁干擾(EMI，ElectromagneticInterference)。

發明內容

有鑒于此，本發明實施例提出一種總線結構及其布線方法，以至少解決現有技術中存在的以上技術問題。

根據本發明的第一方面，提供一種總線結構，包括：

至少兩個差分對，每個所述差分對由相鄰的兩條數據線組成，且相鄰的差分對之間具有第一間距；

在所述第一間距所對應的區域內設有地走線，且所述地走線上間隔設置有多個過孔。

根據本發明一個實施方式，當位于邊緣的差分對的至少一側沒有相鄰的其他差分對時，在所述位于邊緣的差分對的沒有相鄰的其他差分對的一側設有所述地走線，且所述地走線與所述位于邊緣的差分對之間具有第二間距。

根據本發明一個實施方式，所述第一間距大于第一閾值，所述第二間距大于第二閾值。

根據本發明一個實施方式，相鄰的所述過孔之間的間距小于第三閾值。

根據本發明一個實施方式，所述總線為新一代的外設部件互連PCI-E總線。

根據本發明的第二方面，提供一種布線方法，包括：

在相鄰的差分對間所夾的區域內設置地走線；

在所述地走線上間隔設置多個過孔；

其中，每個所述差分對由相鄰的兩條數據線組成，且相鄰的差分對之間具有第一間距，所述相鄰的差分對間所夾的區域即為所述第一間距所對應的區域。

根據本發明一個實施方式，所述方法還包括：當位于邊緣的差分對的至少一側沒有相鄰的其他差分對時，在所述位于邊緣的差分對的沒有相鄰的其他差分對的一側設有所述地走線，且所述地走線與所述位于邊緣的差分對之間具有第二間距。

根據本發明一個實施方式，所述第一間距大于第一閾值，所述第二間距大于第二閾值。

根據本發明一個實施方式，相鄰的所述過孔之間的間距小于第三閾值。

根據本發明一個實施方式，所述總線為新一代的外設部件互連PCI-E總線。