[發(fā)明專利]半導(dǎo)體裝置

在審

• 申請(qǐng)?zhí)枺?/td>: 201810274218.4
• 申請(qǐng)日: 2018-03-29
• 公開（公告）號(hào): CN109447892A
• 公開（公告）日: 2019-03-08
• 發(fā)明（設(shè)計(jì)）人: 金賢弼;沈炫宇;安成祐
• 申請(qǐng)（專利權(quán)）人: 三星電子株式會(huì)社
• 主分類號(hào): G06T1/20
• 分類號(hào): G06T1/20;G06T1/60
• 代理公司: 廣州華進(jìn)聯(lián)合專利商標(biāo)代理有限公司 44224
• 代理人: 劉培培;黃隸凡

一種半導(dǎo)體裝置包括：第一處理器，具有第一寄存器，所述第一處理器被配置成使用所述第一寄存器執(zhí)行感興趣區(qū)域計(jì)算；以及第二處理器，具有第二寄存器，所述第二處理器被配置成使用所述第二寄存器執(zhí)行算術(shù)計(jì)算。所述第一寄存器是由所述第二處理器所共享，且所述第二寄存器是由所述第一處理器所共享。所述半導(dǎo)體裝置能夠提供對(duì)圖像處理、視覺處理及神經(jīng)網(wǎng)絡(luò)處理進(jìn)行高效控制并提高數(shù)據(jù)利用率的集成處理環(huán)境。

[相關(guān)申請(qǐng)的交叉參考]

本申請(qǐng)主張對(duì)在2017年3月31日在韓國知識(shí)產(chǎn)權(quán)局提出申請(qǐng)的韓國專利申請(qǐng)第10-2017-0041748號(hào)的優(yōu)先權(quán)，所述韓國專利申請(qǐng)的全部?jī)?nèi)容并入本申請(qǐng)供參考。

技術(shù)領(lǐng)域

本發(fā)明概念涉及一種半導(dǎo)體裝置，且更具體來說，涉及一種對(duì)圖像數(shù)據(jù)執(zhí)行圖像處理、視覺處理及神經(jīng)網(wǎng)絡(luò)處理的半導(dǎo)體裝置。

背景技術(shù)

涉及圖像處理、視覺處理及神經(jīng)網(wǎng)絡(luò)處理的應(yīng)用(application)可例如在包含指令以及專用于矩陣計(jì)算的存儲(chǔ)器結(jié)構(gòu)的系統(tǒng)上實(shí)現(xiàn)或者作為所述系統(tǒng)的一部分實(shí)現(xiàn)。然而，盡管涉及圖像處理、視覺處理及神經(jīng)網(wǎng)絡(luò)處理的應(yīng)用可使用相似的計(jì)算方法，然而施行這些處理的系統(tǒng)在許多情形中包括多個(gè)處理器，所述多個(gè)處理器是分別孤立的且被實(shí)現(xiàn)為單獨(dú)地施行圖像處理、視覺處理及神經(jīng)網(wǎng)絡(luò)處理。這是因?yàn)椋M管涉及圖像處理、視覺處理及神經(jīng)網(wǎng)絡(luò)處理的應(yīng)用具有功能相似性，然而相應(yīng)的應(yīng)用所需的例如數(shù)據(jù)處理速率、存儲(chǔ)器帶寬、同步化(synchronization)等細(xì)節(jié)是不同的。難以實(shí)現(xiàn)能夠集成圖像處理、視覺處理及神經(jīng)網(wǎng)絡(luò)處理于一體的單個(gè)處理器。因此，對(duì)于其中需要進(jìn)行圖像處理、視覺處理及神經(jīng)網(wǎng)絡(luò)處理中的每一者的系統(tǒng)來說，需要提供可滿足各個(gè)應(yīng)用各自的要求的集成處理環(huán)境及方法。

發(fā)明內(nèi)容

本發(fā)明概念的實(shí)施例提供一種半導(dǎo)體裝置，所述半導(dǎo)體裝置能夠提供對(duì)圖像處理、視覺處理及神經(jīng)網(wǎng)絡(luò)處理進(jìn)行高效控制并提高數(shù)據(jù)利用率的集成處理環(huán)境。

本發(fā)明概念的實(shí)施例提供一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括：第一處理器，具有第一寄存器，所述第一處理器被配置成使用所述第一寄存器執(zhí)行感興趣區(qū)域(region ofinterest，ROI)計(jì)算；以及第二處理器，具有第二寄存器，所述第二處理器被配置成使用所述第二寄存器執(zhí)行算術(shù)計(jì)算。所述第一寄存器是由所述第二處理器所共享，且所述第二寄存器是由所述第一處理器所共享。

本發(fā)明概念的實(shí)施例提供一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括：第一處理器，具有第一寄存器，所述第一處理器被配置成使用所述第一寄存器執(zhí)行感興趣區(qū)域(ROI)計(jì)算；以及第二處理器，具有第二寄存器，所述第二處理器被配置成使用所述第二寄存器執(zhí)行算術(shù)計(jì)算。所述第一處理器及所述第二處理器共享相同的指令集架構(gòu)(instruction setarchitecture，ISA)。

本發(fā)明概念的實(shí)施例提供一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括：加載存儲(chǔ)單元，被配置成向存儲(chǔ)器裝置傳送圖像數(shù)據(jù)以及從所述存儲(chǔ)器裝置接收?qǐng)D像數(shù)據(jù)；內(nèi)部寄存器，被配置成存儲(chǔ)從所述加載存儲(chǔ)單元提供的所接收的所述圖像數(shù)據(jù)；數(shù)據(jù)排列層，被配置成將來自所述內(nèi)部寄存器的所存儲(chǔ)的所述圖像數(shù)據(jù)重新排列成N個(gè)數(shù)據(jù)行，其中所述數(shù)據(jù)行分別具有多個(gè)道；以及多個(gè)算術(shù)邏輯單元(arithmetic logic unit，ALU)，所述多個(gè)算術(shù)邏輯單元具有N個(gè)算術(shù)邏輯單元群組。所述N個(gè)算術(shù)邏輯單元群組分別被配置成處理N個(gè)數(shù)據(jù)行的經(jīng)重新排列的圖像數(shù)據(jù)。