[發(fā)明專利]使用受控反相時鐘的低功耗集成時鐘門控單元在審
| 申請?zhí)枺?/td> | 201810270897.8 | 申請日： | 2018-03-29 |
| 公開（公告）號： | CN108696273A | 公開（公告）日： | 2018-10-23 |
| 發(fā)明（設(shè)計）人： | 林政賢;M.貝爾津斯 | 申請（專利權(quán)）人： | 三星電子株式會社 |
| 主分類號： | H03K19/00 | 分類號： | H03K19/00;H03K3/012;H03K3/356 |
| 代理公司： | 北京市柳沈律師事務(wù)所 11105 | 代理人： | 邵亞麗 |
| 地址： | 韓國*** | 國省代碼： | 韓國;KR |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 反相時鐘信號 反相輸出信號 輸入條件 低功率 控制邏輯電路 電路 配置 使能 時鐘門控單元 時鐘門控 鎖存電路 低功耗 耦合到 反相 受控 鎖存 | ||
1.一種集成時鐘門控單元，包括：
輸入條件確定電路，被配置為生成臨時反相時鐘信號和反相輸出信號；
使能控制邏輯電路，被配置為從所述輸入條件確定電路接收所述臨時反相時鐘信號和所述反相輸出信號；以及
鎖存器電路，其耦合到所述使能控制邏輯電路并且被配置為鎖存至少取決于所述反相輸出信號和所述臨時反相時鐘信號的輸入值。
2.如權(quán)利要求1所述的集成時鐘門控單元，其中，所述使能控制邏輯電路包括：
第一晶體管，被配置為接收掃描使能信號；
第二晶體管，其串聯(lián)耦合到第一晶體管并且被配置為接收使能信號；以及
第三晶體管，其串聯(lián)耦合到第二晶體管并且被配置為接收所述臨時反相時鐘信號。
3.如權(quán)利要求2所述的集成時鐘門控單元，其中：
第一晶體管是P型金屬氧化物半導(dǎo)體(PMOS)晶體管；
第二晶體管是PMOS晶體管；以及
第三晶體管是N型金屬氧化物半導(dǎo)體(NMOS)晶體管。
4.如權(quán)利要求1所述的集成時鐘門控單元，其中，所述鎖存電路包括：
反相器；
第一晶體管，其耦合到所述反相器并且被配置為在其柵極處接收所述臨時反相時鐘信號，并且使所述反相輸出信號通過；
第二晶體管，被配置為在其柵極處接收反相輸出信號；
第三晶體管，被配置為在其柵極處接收反相輸出信號；以及
第四晶體管，其耦合到所述反相器和第二晶體管和第三晶體管。
5.如權(quán)利要求4所述的集成時鐘門控單元，其中：
第一晶體管是P型金屬氧化物半導(dǎo)體(PMOS)晶體管；
第二晶體管是PMOS晶體管；
第三晶體管是N型金屬氧化物半導(dǎo)體(NMOS)晶體管；以及
第四晶體管是NMOS晶體管。
6.如權(quán)利要求2所述的集成時鐘門控單元，其中，所述輸入條件確定電路包括：
NOR門，被配置為接收所述使能信號和所述掃描使能信號，并且根據(jù)所述使能信號和所述掃描使能信號來生成反相使能信號；
第一晶體管，被配置為接收反相使能信號；
第二晶體管，其串聯(lián)耦合到第一晶體管并且被配置為接收時鐘信號；以及
第三晶體管，其串聯(lián)耦合到第二晶體管并且被配置為接收所述反相使能信號。
7.如權(quán)利要求6所述的集成時鐘門控單元，其中：
所述輸入條件確定電路的第一晶體管是P型金屬氧化物半導(dǎo)體(PMOS)晶體管；
所述輸入條件確定電路的第二晶體管是PMOS晶體管；以及
所述輸入條件確定電路的第三晶體管是N型金屬氧化物半導(dǎo)體(NMOS)晶體管。
8.如權(quán)利要求6所述的集成時鐘門控單元，其中，所述輸入條件確定電路還包括：
第四晶體管，被配置為接收時鐘信號；
第五晶體管，其并聯(lián)耦合到第四晶體管；
第六晶體管；以及
第七晶體管，其串聯(lián)耦合到第六晶體管，并且被配置為接收時鐘信號。
9.如權(quán)利要求8所述的集成時鐘門控單元，其中：
所述輸入條件確定電路的第四晶體管是P型金屬氧化物半導(dǎo)體(PMOS)晶體管；
所述輸入條件確定電路的第五晶體管是PMOS晶體管；
所述輸入條件確定電路的第六晶體管是N型金屬氧化物半導(dǎo)體(NMOS)晶體管；以及
所述輸入條件確定電路的第七晶體管是NMOS晶體管。
10.如權(quán)利要求1所述的集成時鐘門控單元，其中，所述輸入條件確定電路被配置為僅當(dāng)需要時才生成所述臨時反相時鐘信號。
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