[發(fā)明專利]光刻膠涂布方法

在審

• 申請?zhí)枺?/td>: 201810270413.X
• 申請日: 2018-03-29
• 公開（公告）號: CN108490739A
• 公開（公告）日: 2018-09-04
• 發(fā)明（設計）人: 王耀增;羅丁碩;楊然富;趙弘文;蔡孟霖
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: G03F7/16
• 分類號: G03F7/16
• 代理公司: 上海浦一知識產(chǎn)權代理有限公司 31211
• 代理人: 郭四華

本發(fā)明公開了一種光刻膠涂布方法，包括步驟：步驟一、提供一具有溝槽式結構的襯底；步驟二、將襯底放置在涂膠機臺上，根據(jù)在襯底上所需要涂布的總光刻膠層的厚度計算出整個光刻膠涂布所需要的光刻膠總噴量；將光刻膠總噴量分解成兩次以上的光刻膠噴量；步驟三、根據(jù)計算的光刻膠噴量依次進行對應次的光刻膠的涂布并由各次涂布的光刻膠疊加形成總光刻膠層。本發(fā)明能提高光刻膠涂布的平坦化效果，節(jié)省光刻膠的使用量以及節(jié)省工藝時間。

技術領域

本發(fā)明涉及一種半導體集成電路制造方法，特別是涉及一種光刻膠涂布方法。

背景技術

隨著半導體世代的演進，線寬以及各種參數(shù)的控制規(guī)格的縮小，以至于對底層平坦化有相當大的要求，特別是在10nm和14nm的鰭式場效應晶體管(Finfet)的立體結構以及28nm的高介電材料的金屬柵(HK-Metal gate，HKMG)中具有填洞需求。如圖1所示，是現(xiàn)有光刻膠涂布方法涂布形成的光刻膠結構圖；在半導體襯底如硅襯底1上形成有場氧化層2，在半導體襯底1上集成有多個器件如場效應晶體管，各器件的柵極結構如標記3所示，各柵極結構3包括疊加于半導體襯底1表面的柵介質(zhì)層，多晶硅柵4和硬質(zhì)掩模層(HM)5，其中多晶硅柵4在圖1中也采用PO標出，硬質(zhì)掩模層5在圖1中也采用HM標出。在柵極結構3的側面形成有側墻。

由于同一半導體襯底1上集成有多個柵極結構3，故在柵極結構3之間的間隔區(qū)域會形成溝槽。進行光刻膠涂布時需要將溝槽填充。現(xiàn)有方法中，往往是采用一次性的光刻膠涂布來形成光刻膠層6a，如圖1所示可知，一次性的光刻膠涂布形成的光刻膠層6a雖然能夠將間距較小的溝槽完全填充，但是對于間距較大的溝槽則不能實現(xiàn)完全填充，光刻膠層6a在整個半導體襯底1的面內(nèi)的平坦化效果不佳。

在一次光刻膠涂布完成之后，需要進行烘烤和冷卻。如果一次光刻膠涂布之后出現(xiàn)圖1中所示的大尺寸的溝槽未完全填充的情形，則需要進行第二次光刻膠涂布，第二光刻膠涂布后續(xù)同樣需要再進行烘烤和冷卻。顯然現(xiàn)有方法的多次光刻膠涂布會增加光刻膠涂布的工藝時間和對應的時間成本；另外，最后所需要耗費的總的光刻膠量也會較多，故成本也較高。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術問題是提供一種光刻膠涂布方法，能提高光刻膠涂布的平坦化效果，節(jié)省光刻膠的使用量以及節(jié)省工藝時間。

為解決上述技術問題，本發(fā)明提供的光刻膠涂布方法包括如下步驟：

步驟一、提供一具有溝槽式結構的襯底。

步驟二、將所述襯底放置在涂膠機臺上，根據(jù)在所述襯底上所需要涂布的所述總光刻膠層的厚度計算出整個光刻膠涂布所需要的光刻膠總噴量；將所述光刻膠總噴量分解成兩次以上的光刻膠噴量，所述光刻膠噴量越小光刻膠涂布中光刻膠的流動性越好，從而越有利于對所述襯底上的溝槽的填充且平坦性越好。

步驟三、根據(jù)計算的所述光刻膠噴量依次進行對應次的光刻膠的涂布，由多次所述光刻膠噴量對應的光刻膠涂布形成的光刻膠疊加形成所述總光刻膠層。

進一步的改進是，所述襯底為半導體襯底。

進一步的改進是，在所述半導體襯底上形成有場效應晶體管。

進一步的改進是，：所述場效應晶體管包括鰭式場效應晶體管。

進一步的改進是，所述溝槽式結構由所述鰭式場效應晶體管的立體結構的間距構成。

進一步的改進是，所述鰭式場效應晶體管的線寬為14nm或10nm以下。

進一步的改進是，所述場效應晶體管的柵極結構采用HKMG。

進一步的改進是，所述溝槽式結構由所述HKMG的間距構成。

進一步的改進是，柵極結構為HKMG的所述場效應晶體管的線寬為28nm以下。