[發(fā)明專利]一種無有限周期震蕩的數(shù)字線性穩(wěn)壓電源及穩(wěn)壓方法

有效

• 申請?zhí)枺?/td>: 201810263298.3
• 申請日: 2018-03-28
• 公開（公告）號: CN108415502B
• 公開（公告）日: 2020-03-31
• 發(fā)明（設(shè)計）人: 吳建輝;謝祖帥;陳超;李紅
• 申請（專利權(quán)）人: 東南大學(xué)
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 南京經(jīng)緯專利商標(biāo)代理有限公司 32200
• 代理人: 葛瀟敏

本發(fā)明公開一種無有限周期震蕩的數(shù)字線性穩(wěn)壓電源，包括主環(huán)路、閾值檢測模塊、邏輯控制模塊、移位寄存器、PMOS陣列和負(fù)載，其中，主環(huán)路用于比較輸出電壓與參考電壓的差，并將比較結(jié)果送入邏輯控制模塊；閾值檢測模塊用于檢測輸出電壓是否落入閾值窗口，并將檢測結(jié)果送入邏輯控制模塊；當(dāng)輸出電壓超出上下閾值時，主環(huán)路控制PMOS陣列快速切換，輸出電壓穩(wěn)定到參考電壓附近；當(dāng)輸出電壓落入上下閾值之間時，閾值檢測模塊通過邏輯控制模塊輸出標(biāo)志位，使得移位寄存器進入保持狀態(tài)，電路輸出穩(wěn)定。此種結(jié)構(gòu)可消除經(jīng)典數(shù)字線性穩(wěn)壓電源中存在的有限周期震蕩問題。本發(fā)明還公開一種無有限周期震蕩的數(shù)字線性穩(wěn)壓方法。

技術(shù)領(lǐng)域

本發(fā)明涉及一種無有限周期震蕩的數(shù)字線性穩(wěn)壓電源及穩(wěn)壓方法。

背景技術(shù)

線性穩(wěn)壓電源用于給系統(tǒng)提供高質(zhì)量的電源電壓，同時在電路負(fù)載變化的時候，實現(xiàn)快速的瞬態(tài)響應(yīng)，保障系統(tǒng)正常工作。傳統(tǒng)的線性穩(wěn)壓電源采用模擬控制環(huán)路實現(xiàn)，利用誤差放大器放大誤差電壓，再通過放大的誤差電壓控制功率管的柵極，快速調(diào)整功率管的電流，實現(xiàn)快速的瞬態(tài)響應(yīng)。

然而，模擬線性穩(wěn)壓電源中，為使得功率管工作在深度飽和區(qū)，功率管的Vds一般需要消耗大約150mV-200mV的電壓，從而使得系統(tǒng)的功率效率下降。并且隨著集成電路制造工藝的不斷縮小，低電壓下的模擬線性穩(wěn)壓電源設(shè)計面臨諸多挑戰(zhàn)。不同于模擬線性穩(wěn)壓電源，數(shù)字線性穩(wěn)壓電源采用工作在線性區(qū)的PMOS陣列為負(fù)載提供電流，可以將功率管陣列的Vds壓縮在20mV-50mV之間，從而大大提高了系統(tǒng)的功率效率。同時，由于數(shù)字線性穩(wěn)壓器控制環(huán)路采用數(shù)字單元實現(xiàn)，具有較好的工藝兼容性。

但是，由于數(shù)字線性穩(wěn)壓器采用離散的方式控制PMOS陣列，在穩(wěn)態(tài)的情況下，由于數(shù)字量化的精度始終有限，從而最終的輸出電壓會在參考電壓附近呈現(xiàn)有限的周期振蕩，影響電壓輸出精度。

發(fā)明內(nèi)容

本發(fā)明的目的，在于提供一種無有限周期震蕩的數(shù)字線性穩(wěn)壓電源及穩(wěn)壓方法，其可消除經(jīng)典數(shù)字線性穩(wěn)壓電源中存在的有限周期震蕩問題。

為了達成上述目的，本發(fā)明的解決方案是：

一種無有限周期震蕩的數(shù)字線性穩(wěn)壓電源，包括主環(huán)路、閾值檢測模塊、邏輯控制模塊、移位寄存器、PMOS陣列和負(fù)載，其中，主環(huán)路用于比較輸出電壓與參考電壓的差，并將比較結(jié)果送入邏輯控制模塊；閾值檢測模塊用于檢測輸出電壓是否落入閾值窗口，并將檢測結(jié)果送入邏輯控制模塊；當(dāng)輸出電壓超出上下閾值時，主環(huán)路控制PMOS陣列快速切換，輸出電壓穩(wěn)定到參考電壓附近；當(dāng)輸出電壓落入上下閾值之間時，閾值檢測模塊通過邏輯控制模塊輸出標(biāo)志位，使得移位寄存器進入保持狀態(tài)，電路輸出穩(wěn)定。

上述主環(huán)路包括第一比較器，閾值檢測模塊包括第二比較器、第三比較器以及4個反相器，其中，第一比較器的正輸入端與第二比較器的正輸入端、第三比較器的負(fù)輸入端相連，并最終與穩(wěn)壓電源的輸出端相連，第一比較器的負(fù)輸入端與參考電壓相連；第一比較器的輸出端與邏輯控制模塊相連；第二比較器的負(fù)輸入端與上閾值電壓相連，第二比較器的輸出端依次通過兩個反相器輸出到邏輯控制模塊；第三比較器的正輸入端與下閾值電壓相連；第三比較器的輸出端依次通過另兩個反相器輸出到邏輯控制模塊；所述第一至第三比較器的時鐘信號均采用第一時鐘信號。

上述邏輯控制模塊由5端口組成，其輸入信號分別為第二時鐘信號，以及第一至第三比較器的輸出信號，通過第一至第三比較器的輸出信號，輸出2位模式控制字，用于控制移位寄存器的狀態(tài)。

上述移位寄存器由第三時鐘信號、狀態(tài)控制寄存器、置位端、左移數(shù)據(jù)輸入端、右移數(shù)據(jù)輸入端和輸出寄存器組成。

上述PMOS陣列包含N個PMOS管，每個PMOS管的源極相接，并接入電源；每個PMOS管的漏極相接，并接到穩(wěn)壓電源的輸出端；每個PMOS管的柵極分別與移位寄存器的輸出寄存器對應(yīng)相接。