[發(fā)明專利]用于從多線程發(fā)送請(qǐng)求至加速器的機(jī)制

有效

• 申請(qǐng)?zhí)枺?/td>: 201810259320.7
• 申請(qǐng)日: 2012-03-30
• 公開（公告）號(hào): CN108681519B
• 公開（公告）日: 2022-04-08
• 發(fā)明（設(shè)計(jì)）人: R·羅恩;B·靳茲伯格;E·威斯曼
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): G06F15/78
• 分類號(hào): G06F15/78;G06F9/38
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 張欣;錢慰民

本申請(qǐng)涉及用于從多線程發(fā)送請(qǐng)求至加速器的機(jī)制。根據(jù)本申請(qǐng)，一種裝置被描述為擁有多個(gè)核，每個(gè)核具有a)CPU、b)加速器、和c)在該CPU和該加速器之間耦合的控制器以及多個(gè)排序緩沖器。每個(gè)排序緩沖器專用于一個(gè)不同的CPU線程。每一個(gè)排序緩沖器保持從它的相應(yīng)的線程處發(fā)送至加速器的一個(gè)或多個(gè)請(qǐng)求。該控制器控制將該排序緩沖器的各個(gè)請(qǐng)求發(fā)送至加速器。

本申請(qǐng)是國(guó)際申請(qǐng)?zhí)枮镻CT/US2012/031650，國(guó)際申請(qǐng)日為2012/3/30，進(jìn)入國(guó)家階段的申請(qǐng)?zhí)枮?01280072132.4，題為“用于從多線程發(fā)送請(qǐng)求至加速器的機(jī)制”的發(fā)明專利申請(qǐng)的分案申請(qǐng)。

技術(shù)領(lǐng)域

技術(shù)領(lǐng)域一般地涉及計(jì)算系統(tǒng)設(shè)計(jì)，且更特別地，涉及用于從多線程發(fā)送請(qǐng)求至加速器的機(jī)制。

背景技術(shù)

協(xié)處理器的傳統(tǒng)集成

隨著半導(dǎo)體制造過(guò)程到達(dá)了每個(gè)管芯一百萬(wàn)兆晶體管的時(shí)代，設(shè)計(jì)工程師將面對(duì)如何最有效地利用所有可用晶體管的問(wèn)題。一種設(shè)計(jì)方法是使用管芯上的專用硬件“加速”以及一個(gè)或多個(gè)通用的CPU核來(lái)實(shí)現(xiàn)特定的計(jì)算密集型函數(shù)。加速器以被設(shè)計(jì)為執(zhí)行特定計(jì)算密集型函數(shù)的專用的邏輯塊實(shí)現(xiàn)。此專用邏輯塊的遷移密集型計(jì)算將通用CPU核從執(zhí)行大量指令釋放，因此增加CPU核的效力和效率。

雖然以協(xié)處理器(諸如圖形協(xié)處理器)為形式的“加速”在本領(lǐng)域是公知的，但是此傳統(tǒng)的協(xié)處理器被OS視為操作系統(tǒng)(OS)在其上運(yùn)行的CPU核外部的單獨(dú)的“設(shè)備”(在更大的計(jì)算系統(tǒng)中)。這些協(xié)處理器因此通過(guò)特定設(shè)備驅(qū)動(dòng)器軟件被訪問(wèn)且不在與CPU核相同的虛擬存儲(chǔ)器空間外操作。同樣地，傳統(tǒng)協(xié)處理器不分享或預(yù)期在通用CPU核上執(zhí)行的虛擬地址到物理的地址轉(zhuǎn)換機(jī)制。

此外，當(dāng)OS卸載任務(wù)至傳統(tǒng)協(xié)處理器時(shí)，發(fā)生大的延遲。特定地，因?yàn)镃PU和傳統(tǒng)協(xié)處理器本質(zhì)上對(duì)應(yīng)單獨(dú)的、隔離的子系統(tǒng)，當(dāng)運(yùn)行在CPU核上應(yīng)用中限定的任務(wù)從應(yīng)用通過(guò)OS“內(nèi)核”傳遞至管理協(xié)處理器的驅(qū)動(dòng)器時(shí)，重要的通信資源被消耗了。這種大的延遲支持這樣的系統(tǒng)設(shè)計(jì)：從主OS調(diào)用協(xié)處理器上相對(duì)不頻繁的任務(wù)，但每個(gè)任務(wù)有大量相關(guān)聯(lián)的數(shù)據(jù)塊。實(shí)際上，傳統(tǒng)協(xié)處理器主要以粗粒方式而不是以細(xì)粒方式被利用。

隨著當(dāng)前的系統(tǒng)設(shè)計(jì)者對(duì)以細(xì)粒度的使用方式將更快的加速引入計(jì)算系統(tǒng)中感興趣，用于在計(jì)算系統(tǒng)中集成加速的新范式正在形成。

附圖簡(jiǎn)要說(shuō)明

本發(fā)明是通過(guò)示例說(shuō)明的，而不僅局限于各個(gè)附圖的圖示，在附圖中，類似的參考標(biāo)號(hào)表示類似的元件，其中：

圖1示出計(jì)算系統(tǒng)，其每個(gè)處理核包括通用CPU和緊密耦合于通用CPU的加速器。

圖2示出用于在通用CPU上的線程以調(diào)用加速器的技術(shù)。

圖3示出排序緩沖器和相關(guān)的狀態(tài)圖。

圖4示出線程切換過(guò)程；

圖5示出用于處理頁(yè)面錯(cuò)誤的過(guò)程；

圖6示出第一計(jì)算系統(tǒng)實(shí)施例。

圖7示出第二計(jì)算系統(tǒng)實(shí)施例。

圖8示出第三計(jì)算系統(tǒng)實(shí)施例。

圖9示出第四計(jì)算系統(tǒng)實(shí)施例。

圖10示出軟件指令轉(zhuǎn)換器。

具體實(shí)施方式

圖1示出新處理核100_1架構(gòu)，其中加速器101類似于設(shè)計(jì)在核100_1中且緊密耦合于核的通用CPU102的大規(guī)模功能單元。該多個(gè)核100_1至核100_Q可以被放置在集成入半導(dǎo)體芯片中的單個(gè)處理器120上。如下文更詳細(xì)的描述，在典型的實(shí)現(xiàn)中，該加速器101支持多個(gè)不同的計(jì)算密集型任務(wù)。