[發明專利]一種雙反饋的延遲鎖相環

有效

• 申請號: 201810230902.2
• 申請日: 2018-03-20
• 公開（公告）號: CN108566197B
• 公開（公告）日: 2022-03-04
• 發明（設計）人: 曾夕;楊海玲;李志芳;嚴慧婕;徐晨輝
• 申請（專利權）人: 上海集成電路研發中心有限公司;成都微光集電科技有限公司
• 主分類號: H03L7/087
• 分類號: H03L7/087;H03L7/08
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;陳慧弘

本發明公開了一種雙反饋的延遲鎖相環，包括相位檢測模塊、延遲模塊、控制模塊和選擇模塊；所述相位檢測模塊的三個輸入端口分別連接參考時鐘、反饋時鐘Ⅰ和反饋時鐘Ⅱ，相位狀態輸出端口連接所述控制模塊的輸入端口；所述控制模塊的輸出端口連接所述選擇模塊的輸入端口Ⅰ；所述延遲模塊的輸入端口連接所述參考時鐘，所述延遲模塊的輸出端口連接所述選擇模塊的輸入端口Ⅱ；所述選擇模塊的輸出端口輸出選擇后的時鐘。本發明提供的一種雙反饋的延遲鎖相環，基于2π相位時鐘和2π滯后相位時鐘作為雙反饋時鐘的新型相位檢測結構，提高了相位檢測模塊的抗錯誤能力，從而提高了延遲鎖相環的可靠性。

技術領域

本發明涉及集成電路涉及領域，具體涉及一種雙反饋的延遲鎖相環。

背景技術

隨著CMOS集成電路工藝的發展，時鐘電路在數字和模擬集成電路設計中都具有非常重要的作用。但PLL(Phasel Locked Loop)鎖相環基本上都是采用模擬電路設計完成的，電路的噪聲問題較大，而且電路設計難度大，可復用性差。DLL(Delay Locked Loop)延遲鎖定回路尤其是全數字的DLL電路由于其基于數字邏輯完成，電路噪聲性能較好，而且電路可復用性強，應用越來越廣泛。

而且在一些電路設計中，不僅對時鐘頻率提出嚴格要求更對時鐘的相位也十分關注。比如，在TDC中等相位差時鐘是進行時間測量的一個重要部分；在SDRAM中，要求輸入時鐘和輸出時鐘的相位嚴格相等。在對相位有要求的領域，延遲鎖相環的作用就越發突出。但延遲鎖相環電路中的延遲模塊受外界影響，在傳輸過程中占空比受到影響，極易導致延遲鎖相環失鎖，延遲鎖相環不能正常工作。

發明內容

本發明所要解決的技術問題為提供一種雙反饋的延遲鎖相環，針對相位檢測模塊進行了改進，提出基于2π相位時鐘和2π滯后相位時鐘作為雙反饋時鐘的新型相位檢測結構，基于雙反饋結構提高了相位檢測模塊的抗錯誤能力，從而提高了延遲鎖相環的可靠性。

為了實現上述目的，本發明采用如下技術方案：一種雙反饋的延遲鎖相環，包括相位檢測模塊、延遲模塊、控制模塊和選擇模塊；所述相位檢測模塊包括三個輸入端口和相位狀態輸出端口，其中，所述相位檢測模塊的三個輸入端口分別連接參考時鐘、反饋時鐘Ⅰ和反饋時鐘Ⅱ，其中，反饋時鐘Ⅰ為2π相位時鐘，反饋時鐘Ⅱ為2π相位滯后時鐘，相位狀態輸出端口連接所述控制模塊的輸入端口；所述控制模塊的輸出端口連接所述選擇模塊的輸入端口Ⅰ，用于向所述選擇模塊輸出控制字；所述延遲模塊的輸入端口連接所述參考時鐘，所述延遲模塊的輸出端口連接所述選擇模塊的輸入端口Ⅱ，用于向所述選擇模塊輸出延遲時鐘；所述選擇模塊的輸出端口輸出選擇后的時鐘；控制模塊根據相位檢測模塊的輸出結果調整各個相位對應的控制字，選擇模塊根據控制模塊輸出的控制字將對應的延時時鐘選擇為對應相位的結果輸出。

進一步地，所述相位檢測模塊包括相位檢測單元Ⅰ、相位檢測單元Ⅱ和相位控制單元，所述相位檢測單元Ⅰ的輸入口分別連接參考時鐘和反饋時鐘Ⅰ，所述相位檢測單元Ⅰ的輸出口連接所述相位控制單元，輸出參考時鐘和反饋時鐘Ⅰ的相位狀態；所述相位檢測單元Ⅱ的輸入口分別連接參考時鐘和反饋時鐘Ⅱ，所述相位檢測單元Ⅱ的輸出口連接所述相位控制單元，輸出參考時鐘和反饋時鐘Ⅱ的相位狀態；所述相位檢測單元輸出反饋時鐘Ⅰ和參考時鐘的準確相位狀態。

進一步地，所述相位檢測單元輸出三種相位檢測結果，分別對應反饋時鐘Ⅰ延后于參考時鐘、反饋時鐘Ⅰ超前于參考時鐘、反饋時鐘Ⅰ與參考時鐘同步。

進一步地，當所述相位檢測單元Ⅰ檢測到反饋時鐘Ⅰ和參考時鐘同相，且相位檢測單元Ⅱ檢測到反饋時鐘Ⅱ滯后于參考時鐘或者與參考時鐘同相，則所述相位控制單元輸出結果為反饋時鐘Ⅰ與參考時鐘同步。

進一步地，當所述相位檢測單元Ⅰ檢測到反饋時鐘Ⅰ和參考時鐘同相，且相位檢測單元Ⅱ檢測到反饋時鐘Ⅱ超前于參考時鐘，則所述相位控制單元輸出結果為反饋時鐘Ⅰ超前于參考時鐘，此時，所述控制模塊輸出的控制字減小。