[發明專利]超標量亂序處理器穩定狀態指令吞吐率建模方法

有效

• 申請號: 201810229640.8
• 申請日: 2018-03-20
• 公開（公告）號: CN108519906B
• 公開（公告）日: 2022-03-22
• 發明（設計）人: 凌明;季柯丞;張凌峰;李寬;時龍興
• 申請（專利權）人: 東南大學
• 主分類號: G06F9/455
• 分類號: G06F9/455
• 代理公司: 蘇州創元專利商標事務所有限公司 32103
• 代理人: 范晴;丁浩秋

本發明公開了一種超標量亂序處理器穩定狀態指令吞吐率建模方法，獲取每個統計階段與穩態平均吞吐率相關的微架構無關參數，所述微架構無關參數至少包括依賴鏈路延遲分布；利用聚類算法進行分類，選取得到神經網絡的訓練集；將所選取的神經網絡的訓練集中的微架構無關參數作為神經網絡的輸入，將通過時序精確仿真獲得對應訓練集的線程穩態指令吞吐率作為神經網絡的輸出，對神經網絡的輸入和輸出進行擬合，通過調節神經網絡的迭代次數、網絡拓撲結構、傳遞函數以及預設訓練精度，訓練得到給定硬件的穩態指令吞吐率神經網絡模型。根據指令依賴鏈路延遲分布的微架構無關的特征，可以快速準確地預測給定微架構的超標量亂序處理器穩態下的指令吞吐率。

技術領域

本發明屬于計算機體系結構與建模技術領域，具體地涉及一種基于人工神經網絡的超標量亂序處理器流水線穩定狀態下指令吞吐率建模方法。

背景技術

基于硬件行為建模的架構評估及設計空間探索可提供芯片設計指導意見，降低芯片設計迭代周期。在特定處理器和指定程序運行的情況下，亂序處理器流水線穩態下的指令吞吐率表征了在沒有缺失事件（比如Cache缺失，指令分支預測缺失等）發生時處理器性能的極限，同時也在一定程度上反映了應用程序的設計與硬件是否適配。對于亂序處理器穩態下的指令吞吐率的準確預測是亂序處理器整體性能分析建模的基礎。

亂序處理器穩態下的平均指令吞吐率是指在沒有缺失事件發生的情況下平均每個時鐘周期發射的指令數目。早期關于穩態指令吞吐率的估算比較簡單，直接將前端指令發射級的寬度作為亂序處理器穩態下的平均吞吐率，該方法假設：當亂序處理器沒有缺失事件發生時，處理器每個時鐘周期內能夠處理與前端指令發射級寬度等量的指令。這種方法忽略了對指令依賴、功能單元數量和種類、指令延遲、串行指令分布等因素的考慮，是一種非常理想化且誤差很大的假設。

雖然近期有研究觀察到亂序處理器穩定狀態下的指令吞吐率與指令窗口的大小存在指數關系，而且具體系數可以通過實驗實測后進行擬合得到。然而，這種方法的缺點包括，第一，這種方法獲得的穩態指令吞吐率是一個常量，只能反映一個長時間范圍內的平均值，缺乏動態性；第二，這種方法獲得的穩態指令吞吐率與具體的軟件負載特征無關，不能反映不同軟件的特征，存在比較大的誤差。

穩態下指令平均吞吐率的大小與各個影響因素之間并不是簡單的單一作用關系，即各個因素之間的耦合效應也在影響著穩態下平均吞吐率的大小，這無疑加大了機理角度分析的難度。由于全功能時序精確型仿真時間開銷過大。本發明因此而來。

發明內容

針對上述存在的技術問題，本發明目的是：提供了一種超標量亂序處理器穩定狀態指令吞吐率建模方法，根據指令依賴鏈路延遲分布這一微架構無關的特征，快速準確地預測給定微架構的超標量亂序處理器穩態下的指令吞吐率，且預測方法精度高、速度快。

本發明的技術方案是：

一種超標量亂序處理器穩定狀態指令吞吐率建模方法，包括以下步驟：

S01：獲取每個統計階段與穩態平均吞吐率相關的微架構無關參數，所述微架構無關參數至少包括依賴鏈路延遲分布；

S02：利用聚類算法進行分類，選取得到神經網絡的訓練集；

S03：將所選取的神經網絡的訓練集中的微架構無關參數作為神經網絡的輸入，將通過時序精確仿真獲得對應訓練集的線程穩態指令吞吐率作為神經網絡的輸出，對神經網絡的輸入和輸出進行擬合，通過調節神經網絡的迭代次數、網絡拓撲結構、傳遞函數以及預設訓練精度，訓練得到給定硬件的穩態指令吞吐率神經網絡模型。

優選的，所述步驟S01中依賴鏈路延遲分布的獲得，包括：

S11：通過定義指令依賴鏈路的結構體，確定每條指令進入指令窗口時其自身和窗口內其他指令的依賴關系，并統計依賴鏈路長度的大小；

S12：通過定義指令類型的結構體，記錄每條指令的類型，同時根據指令的類型可以獲得指令執行所需要的時間；