[發明專利]高速內部遲滯型比較器

在審

• 申請號: 201810223604.0
• 申請日: 2018-03-19
• 公開（公告）號: CN108449077A
• 公開（公告）日: 2018-08-24
• 發明（設計）人: 王維宇;魏郁忠
• 申請（專利權）人: 威盛電子股份有限公司
• 主分類號: H03K5/24
• 分類號: H03K5/24;H03M1/12
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

一種高速內部遲滯型比較器。高速內部遲滯型比較器的差動放大器的有源負載的晶體管控制端設置有阻抗提供單元，以提高晶體管工作在主動區時的增益，加快高速內部遲滯型比較器的響應速度。

技術領域

本發明是有關于一種比較器，且特別是有關于一種高速內部遲滯型比較器。

背景技術

在多種不同的模擬/數字轉換器(A/D Converter，ADC)電路中(例如閃爍型ADC(Flash ADC)、插值型ADC(Interpolation ADC)、流水線型ADC(Pipeline ADC)及兩步式ADC(Two Step ADC))以及高速的信號接收器(high-speed receiver for RX signal)，常會需要高速的比較器電路，以因應目前數字電路的高速操作的要求。一般來說，高傳輸速率的輸入信號中的信號成分與噪聲成份的信號振幅差異較小，為了使比較器能對應輸入信號中的信號成分輸出正確的比較結果，通常可通過增大比較器中的電流源的電流或于比較器電路中另外設置預緩沖器來達到目的。然而現有技術具有功率消耗大、成本高以及增加電路面積等問題。

發明內容

本發明提供一種高速內部遲滯型比較器，可正確地獲取高傳輸速率的輸入信號中的信號成分，而不會有功率消耗大、成本高以及增加電路面積等問題。

本發明的高速內部遲滯型比較器包括差動放大器，差動放大器的有源負載耦接差動放大器的電源端以及輸出端。有源負載包括第一晶體管至第四晶體管、第一阻抗提供單元以及第二阻抗提供單元。第一晶體管的第一端與第二端分別耦接差動放大器的電源端與差動放大器的第一輸出端。第二晶體管的第一端與第二端分別耦接差動放大器的電源端與差動放大器的第二輸出端，第二晶體管的控制端還耦接第一晶體管的第二端。第一阻抗提供單元耦接于第一晶體管的控制端與第二晶體管的控制端之間，第一阻抗提供單元用以提供第一阻抗。第三晶體管的第一端與第二端分別耦接差動放大器的電源端與差動放大器的第二輸出端。第四晶體管的第一端與第二端分別耦接差動放大器的電源端與差動放大器的第一輸出端，第四晶體管的控制端還耦接第三晶體管的第二端。第二阻抗提供單元耦接于第三晶體管的控制端與第四晶體管的控制端之間，第二阻抗提供單元用以提供第二阻抗。

在本發明的一實施例中，上述的第一阻抗提供單元以及第二阻抗提供單元使得差動放大器的一輸出阻抗于小信號模型中具有電感性負載的特性。

在本發明的一實施例中，上述的第一阻抗提供單元與第二阻抗提供單元分別包括電阻。

在本發明的一實施例中，上述的第一阻抗提供單元與第二阻抗提供單元分別包括晶體管。

在本發明的一實施例中，上述的差動放大器還包括差動對，其耦接有源負載以及差動放大器的電流端，接收差動輸入信號。

在本發明的一實施例中，上述的差動輸入信號的傳輸速率大于等于6Gb/s。

在本發明的一實施例中，上述的高速內部遲滯型比較器還包括，電流源電路，其耦接差動放大器的電流端。

在本發明的一實施例中，上述的高速內部遲滯型比較器還包括，輸出級電路，其耦接差動放大器的第一輸出端與差動放大器的第二輸出端，根據差動放大器的第一輸出端與差動放大器的第二輸出端的信號于差動放大器的輸出端輸出比較信號。

基于上述，本發明的實施例通過在差動放大器的有源負載的晶體管控制端設置阻抗提供單元，可使晶體管帶有電感的特性以提高有源負載的晶體管工作在主動區時的高頻阻抗，因而增加高速內部遲滯型比較器的高頻增益與加快其響應速度，對應高傳輸速率的輸入信號輸出正確的比較結果，而不會有功率消耗大、成本高以及增加電路面積等問題。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附圖公式作詳細說明如下。

附圖說明

圖1是根據本發明的實施例的一種高速內部遲滯型比較器的示意圖。