[發明專利]柵極的制造方法

有效

• 申請號: 201810207704.4
• 申請日: 2018-03-14
• 公開（公告）號: CN108470681B
• 公開（公告）日: 2020-06-12
• 發明（設計）人: 李鎮全;何德彥
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/033;H01L21/311
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種柵極的制造方法，包括步驟：步驟一、在半導體襯底表面依次形成柵介質層和多晶硅柵；步驟二、在多晶硅柵的表面形成硬質掩模層；步驟三、對選定區域的硬質掩模層進行回刻；步驟四、進行光刻刻蝕形成多個柵極；步驟五、對選定區域的原件進行原件增強工藝，原件增強工藝對相應的原件的柵極的高度產生降低，步驟三的硬質掩模層的回刻對相應的柵極的高度的降低值和原件增強工藝對相應的原件的柵極的高度的降低值相互抵消使各區域的柵極的高度趨于一致。本發明能穩定控制柵極的高度，提高柵極高度的一致性，并進而能提高器件的電學性能。

技術領域

本發明涉及一種半導體集成電路制造方法，特別是涉及一種柵極的制造方法。

背景技術

現有先進邏輯芯片工藝中，原件通常包括n型場效應晶體管(FET)即nFET和p 型場效應晶體管即pFET，為了增加原件電性性能，會pFET或nFET的工藝外額外進行原件增強工藝。這些原件增強工藝會直接影響到后續各種不同原件間柵極高度，造成后續不同原件間柵極高度的不同而影響原件電性。如圖1所示，是現有柵極的制造方法形成的柵極的結構圖；在半導體襯底如硅襯底101上形成由場氧化層102，場氧化層102通常采用淺溝槽隔離(STI)工藝形成。場氧化層102隔離出有源區，有源區包括了核心(Core)區域的有源區和輸入輸出(IO)區域的有源區，核心區域的有源區中形成有核心器件，輸入輸出區域的有源區中形成有輸入輸出器件；圖1中的顯示了核心nFET201、核心pFET202，輸入輸出nFET203，輸入輸出pFET204。現有方法中，各原件的柵極結構的疊加結構相同且是同時進行光刻定義并刻蝕形成，各原件的柵極都是由柵介質層如柵氧化層、多晶硅柵103和硬質掩模層疊加而成，硬質掩模層則由氮化層104和氧化層105疊加而成。

在柵極形成之后，現有方法中通常還進行原件增強工藝，圖1所對應的器件的原件增強工藝為形成鍺硅層106，鍺硅層106形成于核心pFET202和輸入輸出pFET204 的源區或漏區，能夠增加pFET的溝道空穴的遷移率，從而提高器件的電學性能。在柵極的側面形成有側墻107，側墻107通過采用氮化層組成，側墻107的氮化層還覆蓋核心nFET201和輸入輸出nFET203的柵極的頂部，核心pFET202和輸入輸出pFET204 的柵極的頂部的側墻107對應的氮化層去除。

在進行原件增強工藝對應的鍺硅層106時，會對核心pFET202和輸入輸出pFET204的柵極產生相應的回刻，使得核心pFET202和輸入輸出pFET204的柵極的高度變低，最后使得同一半導體襯底101表面上的各區域的柵極的高度不一致，如圖1中的虛線圈205所示，參考虛線AA所示可知，半導體襯底101表面上的各區域的柵極的高度具有較大的差異。柵極的高度會對后續的中段工藝(MEOL)產生不利的影響。

如圖2A至圖2B所示，是圖1所示的柵極進行后續的硬質掩模層的回刻工藝的各步驟中的結構圖；后續硬質掩模層的回刻工藝包括步驟：

如圖2A所示，進行光刻膠206的涂布；之后對光刻膠206進行回刻，回刻后的光刻膠206的高度高于多晶硅柵103的高度。

如圖2B所示，以光刻膠206為掩膜進行硬質掩模層的氧化層105的回刻。但是由于柵極的高度不一，也即各柵極的頂部的氧化層105的厚度不一。而在氧化層105 的回刻過程中，光刻膠206有一定的損耗，在有些柵極頂部的氧化層105還沒有完成去除時，部分光刻膠206的高度已經低于多晶硅柵103的高度，從而會將多晶硅柵103 的側面暴露出來。這種柵極的高度差距過大帶來的光刻膠206的過渡損耗，容易造成有源區的損傷以及多晶硅柵的損傷，從而會影響原件的電性。

發明內容

本發明所要解決的技術問題是提供一種柵極的制造方法，能穩定控制柵極的高度，提高柵極高度的一致性。

為解決上述技術問題，本發明提供的柵極的制造方法包括如下步驟：

步驟一、提供一半導體襯底，在所述半導體襯底表面依次形成柵介質層和多晶硅柵。