[發明專利]淺溝槽絕緣結構的制造方法

有效

• 申請號: 201810207637.6
• 申請日: 2018-03-14
• 公開（公告）號: CN108520863B
• 公開（公告）日: 2021-01-29
• 發明（設計）人: 李昱廷;劉怡良;龔昌鴻
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種淺溝槽絕緣結構的制造方法，包括步驟：步驟一、在一半導體襯底上形成硬質掩模層并形成淺溝槽；步驟二、在淺溝槽的底部表面和側面以及淺溝槽外的硬質掩模層表面形成第一絕緣層；步驟三、形成第二絕緣層將淺溝槽完全填充并延伸到淺溝槽外；步驟四、以硬質掩模層為停止層對第二絕緣層和第一絕緣層進行化學機械研磨并形成由填充于淺溝槽中的第一絕緣層和所述第二絕緣層疊加而成的淺溝槽絕緣結構。本發明能提高整個襯底表面的平坦化效果，也能夠使淺溝槽絕緣結構頂部的碟狀缺陷降低或消除，能提高CMP效率。

技術領域

本發明涉及一種半導體集成電路制造方法，特別是涉及一種淺溝槽絕緣結構(STI)的制造方法。

背景技術

淺溝槽絕緣結構(STI)用于隔離出有源區，如圖1A至圖1E所示，是現有淺溝槽絕緣結構的制造方法的各步驟中的器件結構圖；現有淺溝槽絕緣結構的制造方法包括如下步驟：

步驟一、如圖1A所示，提供一半導體襯底如硅襯底101。

如圖1B所示，在半導體襯底101的表面依次形成襯墊氧化層(Pad Oxide)102和襯墊氮化層(Pad SiN)103，由襯墊氧化層102和襯墊氮化層103疊加形成硬質掩模層。在半導體集成電路制造領域中，半導體襯底通常為由晶體結構的半導體材料組成的圓片組成，故也稱晶圓(wafer)。

步驟二、如圖1C所示，光刻定義出淺溝槽104的形成區域，之后依次對襯墊氮化層103和襯墊氧化層102進行刻蝕形成淺溝槽104的開口，之后以襯墊氮化層103和襯墊氧化層102為掩膜對底部的半導體襯底101進行刻蝕形成淺溝槽104。淺溝槽104的寬度相同或不同，圖1B中顯示了兩種寬度的淺溝槽104，其中較寬的淺溝槽104單獨用于標記104a標示。圖1B中顯示了淺溝槽104的寬度為d1，而淺溝槽104a的寬度為d2，d2大于d1。

由于淺溝槽的寬度不同，不同寬度的淺溝槽的刻蝕工藝中的刻蝕負載(loading)也不同，寬度較寬的淺溝槽104a區域的刻蝕速率會較大，使得形成的各淺溝槽的深度不一致，淺溝槽104a對應的深度會更大；淺溝槽的深度不一致也即深度loading不好。

步驟三、如圖1D所示，形成淺溝槽絕緣層105，淺溝槽絕緣層105會將各淺溝槽104完全填充，并會延伸到各淺溝槽104的外部。由圖1D所示可知，淺溝槽絕緣層105的頂部表面的平坦性較差，具有較大的高低起伏，如虛線圈201所示區域的起伏最大，該區域201對應于較寬的淺溝槽104a的頂部。淺溝槽絕緣層105的頂部表面的平坦性較差也即覆蓋層(overburden)loading不好。

步驟四、如圖1E所示，采用化學機械研磨(CMP)工藝對淺溝槽絕緣層105進行平坦化，平坦化后各淺溝槽104外部的淺溝槽絕緣層105都被去除，各淺溝槽104內部的淺溝槽絕緣層105研磨到和淺溝槽104的表面相平。實際工藝中，由于overburden loading不好，使得各位置的研磨效果并不一致，會影響CMP后的圖案的一致性即圖案loading較差。圖1E的虛線圈202所示可知，在寬度較大的淺溝槽104a的區域中的淺溝槽絕緣層105會形成一個碟狀缺陷(dishing defect)。

由上可知，現有方法中，淺溝槽絕緣層105一般多是利用微影蝕刻先制造出淺溝槽104后，再進行絕緣材料即淺溝槽絕緣層105的填充。通常淺溝槽104的深度多在以上，這使得蝕刻后大小線寬即不同寬度的淺溝槽104對應的深度loading表現不好；進一步接著絕緣材料105填充后的表面形成的overburden loading也不好，最后影響化學機械研磨的圖案loading。市面上常見的絕緣材料通常為二氧化硅，而該材料的研磨液特性容易有較差的局部形貌而容易造成較差的碟狀缺陷。在上述三種loading不好以及碟狀缺陷的請況下，晶圓之間的淺溝槽絕緣結構的臺階高度(STI step height wafer to wafer)的控制也會比較差，必需利用分批先進過程控制(auto-process control，APC)作業，此舉費時造成機臺生產效率差。