[發(fā)明專利]AI芯片高速傳輸架構(gòu)、AI運(yùn)算板卡及服務(wù)器

在審

• 申請?zhí)枺?/td>: 201810205669.2
• 申請日: 2018-03-13
• 公開（公告）號: CN108304341A
• 公開（公告）日: 2018-07-20
• 發(fā)明（設(shè)計(jì)）人: 梁思達(dá);范靖;李超
• 申請（專利權(quán)）人: 算豐科技（北京）有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42;G06F13/38;G06F13/40
• 代理公司: 北京智信四方知識產(chǎn)權(quán)代理有限公司 11519
• 代理人: 劉真

1.一種AI芯片高速傳輸架構(gòu)，其特征在于，所述AI芯片高速傳輸架構(gòu)包括多個AI芯片和多個高速連接器，所述AI芯片包括兩個SERDES接口，相鄰的兩個AI芯片通過SERDES接口耦接高速連接器實(shí)現(xiàn)互連，構(gòu)成雙向串行互連架構(gòu)；所述AI芯片的兩個SERDES接口中的一個用于與上一級AI芯片進(jìn)行數(shù)據(jù)通信，另一個用于與下一級AI芯片進(jìn)行數(shù)據(jù)通信。

2.根據(jù)權(quán)利要求1所述的AI芯片高速傳輸架構(gòu)，其特征在于，所述高速連接器是可插撥的高速信號連接器。

3.根據(jù)權(quán)利要求2所述的AI芯片高速傳輸架構(gòu)，其特征在于，所述高速連接器包括EdgeLine CoEdge連接器。

4.根據(jù)權(quán)利要求1所述的AI芯片高速傳輸架構(gòu)，其特征在于，所述AI芯片包括ASIC處理芯片。

5.根據(jù)權(quán)利要求4所述的AI芯片高速傳輸架構(gòu)，其特征在于，所述AI芯片包括張量處理單元TPU。

6.根據(jù)權(quán)利要求1所述的AI芯片高速傳輸架構(gòu)，其特征在于，所述SERDES接口包括上行方向和下行方向的傳輸通道。

7.根據(jù)權(quán)利要求6所述的AI芯片高速傳輸架構(gòu)，其特征在于，所述上行方向和下行方向的傳輸通道分別包括20路傳輸通道。

8.根據(jù)權(quán)利要求7所述的AI芯片高速傳輸架構(gòu)，其特征在于，所述傳輸通道的單通道傳輸速率為10Gbps。

9.一種AI運(yùn)算板卡，其特征在于，所述AI運(yùn)算板卡包括PCIE接口、接口橋接電路以及如權(quán)利要求1-8任一項(xiàng)所述的AI芯片高速傳輸架構(gòu)；所述PCIE接口用于連接主機(jī)PCIE插槽，所述接口橋接電路一端耦接所述PCIE接口，另一端通過高速連接器連接至所述AI芯片高速傳輸架構(gòu)，用于將PCIE接口轉(zhuǎn)換為與所述AI芯片高速傳輸架構(gòu)適配的SERDES接口；還包括分別對所述AI芯片高速傳輸架構(gòu)中多個AI芯片進(jìn)行供電的多個電源管理模塊。

10.根據(jù)權(quán)利要求9所述的AI運(yùn)算板卡，其特征在于，所述PCIE接口用于將主機(jī)CPU發(fā)送的待運(yùn)算數(shù)據(jù)轉(zhuǎn)發(fā)給所述接口橋接電路。

11.根據(jù)權(quán)利要求10所述的AI運(yùn)算板卡，其特征在于，所述接口橋接電路用于將主機(jī)發(fā)送的待運(yùn)算數(shù)據(jù)經(jīng)由SERDES接口發(fā)送給所述AI芯片高速傳輸架構(gòu)中多個AI芯片進(jìn)行運(yùn)算處理。

12.根據(jù)權(quán)利要求11所述的AI運(yùn)算板卡，其特征在于，所述接口橋接電路還用于接收所述多個AI芯片返回的運(yùn)算結(jié)果數(shù)據(jù)，并經(jīng)由PCIE接口傳輸給主機(jī)CPU。

13.根據(jù)權(quán)利要求9所述的AI運(yùn)算板卡，其特征在于，所述接口橋接電路還用于控制所述多個電源管理模塊的上電時序。

14.一種服務(wù)器，其特征在于，包括：

主機(jī)，其包括PCIE插槽；以及

連接所述主機(jī)的PCIE插槽的如權(quán)利要求9-13任一項(xiàng)所述的AI運(yùn)算板卡。