[發明專利]半導體結構及其形成方法

有效

• 申請號: 201810199573.X
• 申請日: 2018-03-12
• 公開（公告）號: CN110265301B
• 公開（公告）日: 2022-07-26
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/423
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

一種半導體結構及其形成方法，方法包括：提供基底，包括襯底、凸出于襯底的鰭部和位于鰭部上的溝道疊層，溝道疊層包括犧牲層和位于犧牲層上的溝道層；形成橫跨溝道疊層的偽柵層，偽柵層覆蓋溝道疊層部分的頂部和側壁；在偽柵層側壁形成側墻；以側墻為掩膜刻蝕偽柵層兩側的溝道疊層，形成凹槽；沿垂直于凹槽側壁的方向刻蝕部分犧牲層，使側墻、溝道層和剩余犧牲層圍成溝槽；通過溝槽對溝道層進行氟摻雜處理。本發明刻蝕部分犧牲層，使側墻、溝道層和剩余犧牲層圍成溝槽，以暴露部分溝道層，便于進行氟摻雜處理，氟離子通過露出的溝道層擴散至偽柵層下方的溝道層內，并與溝道層表面的Si懸掛鍵結合為穩定的Si?F鍵，從而減輕NBTI效應對POS晶體管的影響。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小。為了適應特征尺寸的減小，MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(SCE：short-channel effects)更容易發生。

因此，為了更好的適應器件尺寸按比例縮小的要求，半導體工藝逐漸開始從平面晶體管向具有更高功效的三維立體式的晶體管過渡，如全包圍柵極(Gate-all-around，GAA)晶體管。全包圍柵極晶體管中，柵極從四周包圍溝道所在的區域，與平面晶體管相比，全包圍柵極晶體管的柵極對溝道的控制能力更強，能夠更好的抑制短溝道效應。

但是隨著器件尺寸的不斷縮小，PMOS晶體管受負偏壓溫度不穩定性(NegativeBias Temperature Instability，NBTI)效應的影響而失效的現象愈來愈嚴重，NBTI效應已成為影響器件可靠性的一個焦點問題。

因此，亟需提供一種半導體結構的形成方法，以改善全包圍柵極晶體管的NBTI效應。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，改善全包圍柵極晶體管的NBTI效應，以提高全包圍柵極晶體管的可靠性和電學性能穩定性。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供基底，所述基底包括襯底、凸出于所述襯底上的分立的鰭部、以及位于所述鰭部上的溝道疊層，所述溝道疊層包括犧牲層和位于所述犧牲層上的溝道層；形成橫跨所述溝道疊層的偽柵層，所述偽柵層覆蓋所述溝道疊層的部分頂部和部分側壁；在所述偽柵層的側壁形成側墻；以所述側墻為掩膜，刻蝕所述偽柵層兩側的溝道疊層，在所述溝道疊層內形成凹槽；沿垂直于所述凹槽側壁的方向刻蝕部分犧牲層，使所述側墻、溝道層和剩余犧牲層圍成溝槽，且所述溝槽與所述凹槽相貫通；通過所述溝槽，對所述溝道層進行氟摻雜處理。

相應的，本發明還提供一種半導體結構，包括：襯底；鰭部，凸出于所述襯底；位于所述鰭部上的溝道疊層，所述溝道疊層包括犧牲層和位于所述犧牲層上的溝道層，所述溝道層內摻雜有氟離子，且沿所述鰭部的延伸方向，所述溝道層的長度大于所述犧牲層的長度；橫跨所述溝道疊層的偽柵層，所述偽柵層覆蓋所述溝道疊層的部分頂部和部分側壁；位于所述偽柵層側壁的側墻，所述側墻與所述溝道層和犧牲層圍成溝槽；凹槽，位于所述偽柵層兩側的溝道疊層內，所述凹槽與所述溝槽相貫通。

與現有技術相比，本發明的技術方案具有以下優點：