[發明專利]半導體存儲裝置

有效

• 申請號: 201810188443.6
• 申請日: 2018-03-07
• 公開（公告）號: CN109524034B
• 公開（公告）日: 2023-02-17
• 發明（設計）人: 松岡史宜;初田幸輔
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C11/16
• 分類號: G11C11/16
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

1.一種半導體存儲裝置，其特征在于具備：

第1存儲單元，包含第1電阻變化元件；以及

寫入電路，對所述第1存儲單元進行寫入；

所述寫入電路包含：

第1電路，包含第1輸入端子及第2輸入端子，所述第1輸入端子被供給基于來自所述第1存儲單元的讀出數據的第1信號，所述第2輸入端子被供給基于對所述第1存儲單元的寫入數據的第2信號；以及

第2電路，包含鎖存電路，所述鎖存電路包含第1輸入端子及第2輸入端子，所述第1輸入端子被供給來自所述第1電路的輸出端子的第3信號作為設置信號，所述第2輸入端子被供給第4信號作為重置信號。

2.根據權利要求1所述的半導體存儲裝置，其特征在于：

所述第2電路包含第1NAND電路及第2NAND電路，

所述第1NAND電路包含第1輸入端子及第2輸入端子，所述第1輸入端子被供給所述第3信號，所述第2輸入端子連接于所述第2NAND電路的輸出端子，且所述第2NAND電路包含第1輸入端子及第2輸入端子，所述第1輸入端子連接于所述第1NAND電路的輸出端子，所述第2輸入端子被供給所述第4信號。

3.根據權利要求1所述的半導體存儲裝置，其特征在于：所述第4信號是基于寫入命令的信號。

4.根據權利要求1所述的半導體存儲裝置，其特征在于：所述第1電路是根據所述第1信號的邏輯電平與所述第2信號的邏輯電平是否相同來輸出所述第3信號。

5.根據權利要求1所述的半導體存儲裝置，其特征在于：所述寫入電路還包含寫入驅動器，該寫入驅動器基于來自所述第2電路的輸出端子的第5信號而驅動。

6.根據權利要求5所述的半導體存儲裝置，其特征在于：所述寫入電路在讀出之后，進行第1寫入及所述第1寫入中斷后的第2寫入，在來自所述第1存儲單元的讀出數據、所述第1寫入的第1寫入數據及所述第2寫入的第2寫入數據全都相同的情況下，將所述第5信號維持在第1邏輯電平，而不使所述寫入驅動器驅動。

7.根據權利要求5所述的半導體存儲裝置，其特征在于：所述寫入電路在讀出之后，進行第1寫入及所述第1寫入中斷后的第2寫入，在來自所述第1存儲單元的讀出數據與所述第1寫入的第1寫入數據不同的情況下，將所述第5信號維持在第2邏輯電平，按照所述第1寫入數據使所述寫入驅動器驅動，在所述第2寫入中，在所述第4信號轉變之前按照第2寫入數據使所述寫入驅動器驅動。

8.根據權利要求5所述的半導體存儲裝置，其特征在于：所述寫入電路在讀出之后，進行第1寫入及所述第1寫入中斷后的第2寫入，在來自所述第1存儲單元的讀出數據與所述第1寫入的第1寫入數據相同的情況下，將所述第5信號維持在第1邏輯電平，不使所述寫入驅動器驅動，在所述第2寫入中，在所述讀出數據與所述第2寫入的第2寫入數據不同的情況下，將所述第5信號維持在第2邏輯電平，按照所述第2寫入數據使所述寫入驅動器驅動。

9.根據權利要求2所述的半導體存儲裝置，其特征在于：所述第1NAND電路還包含被輸入第6信號的第3輸入端子。

10.根據權利要求5所述的半導體存儲裝置，其特征在于所述寫入驅動器包含：

第1晶體管，包含第1端子、第2端子及控制端子，所述第1端子連接于電源電壓線，所述控制端子被輸入基于所述第5信號的第7信號；

第2晶體管，包含第1端子、第2端子及控制端子，所述第1端子連接于電源電壓線，所述控制端子被輸入基于所述第5信號的第8信號；

第3晶體管，包含第1端子、第2端子及控制端子，所述第1端子連接于接地電壓線，所述第2端子與所述第1晶體管的第2端子連接，且所述控制端子被輸入基于所述第8信號的第9信號；以及

第4晶體管，包含第1端子、第2端子及控制端子，所述第1端子連接于接地電壓線，所述第2端子與所述第2晶體管的第2端子連接，且所述控制端子被輸入基于所述第7信號的第10信號。