[發明專利]一種基于數據并行的深度學習處理器架構及方法

有效

• 申請號: 201810179977.2
• 申請日: 2018-03-05
• 公開（公告）號: CN108334474B
• 公開（公告）日: 2021-11-19
• 發明（設計）人: 朱順意
• 申請（專利權）人: 山東領能電子科技有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F9/50
• 代理公司: 濟南金迪知識產權代理有限公司 37219
• 代理人: 楊樹云

1.一種基于數據并行的深度學習處理器架構，其特征在于，包括輸入緩存區、PE陣列、若干個片上緩存區、輸出緩存區，相鄰的兩個PE陣列之間設有一組片上緩存區；

將片外數據寫入所述輸入緩存區暫存并進行預讀取，使得PE陣列讀取所述輸入緩存區的數據的同時，所述輸入緩存區同步從片外讀取數據；

所述PE陣列用于讀取所述輸入緩存區數據并進行數據的卷積、pooling計算；

所述片上緩存區用于存儲PE陣列處理完的臨時數據；

所述輸出緩存區用于將PE陣列處理完的數據連續返回片外儲存；

設定有m幀數據需要處理，m幀數據存儲輸入緩存區中，設定所述PE陣列包括：{PE_A_1矩陣，PE_A_2矩陣…PE_A_k-2矩陣，PE_A_k-1矩陣，PE_A_k矩陣},PE_A_i矩陣有N列，1≤i≤k，PE_A_1矩陣、PE_A_2矩陣…PE_A_k-2矩陣、PE_A_k-1矩陣、PE_A_k矩陣的行數的和為N；包括：

(1)在第一個計算周期內，第1幀數據由輸入緩存區讀入PE_A_1陣列進行第一層卷積計算，計算得到的特征序列存儲在PE_A_1陣列的SRAM中；

(2)在第二個計算周期內，第1幀數據的特征序列由PE_A_1陣列的SRAM寫入PE_A_1陣列與PE_A_2陣列之間的片上緩存區中，由PE_A_2陣列對第1幀數據進行第二層pooling計算，計算得到的結果存儲在PE_A_2陣列的SRAM中；與此同時，第2幀數據由輸入緩存區讀入PE_A_1陣列進行第一層卷積計算；

(3)在第三個計算周期內，第1幀數據的特征序列由PE_A_2陣列的SRAM寫入PE_A_2陣列與PE_A_3陣列之間的片上緩存區中，由PE_A_3陣列對第1幀數據進行第三層卷積計算；與此同時，第2幀數據的特征序列由PE_A_1陣列的SRAM寫入PE_A_1陣列與PE_A_2陣列之間的片上緩存區中，由PE_A_2陣列對第2幀數據繼續進行第二層pooling計算；第3幀數據由輸入緩存區讀入PE_A_1陣列進行第一層卷積計算；

(4)以此類推，在第K個計算周期內，第1幀數據的特征序列由PE_A_K-1的SRAM寫入PE_A_K-1陣列與PE_A_K陣列之間的片上緩存區中，PE_A_K陣列對第1幀數據進行第K層卷積/pooling計算；此時，第2幀數據由PE_A_K-2陣列中的SRAM寫入PE_A_K-2陣列與PE_A_K-1陣列之間的片上緩存區中，PE_A_K-2陣列對第2幀數據進行第K-1層卷積/pooling計算；第K幀數據由輸入緩存區讀入PE_A_1陣列進行第一層卷積計算；

(5)步驟(4)的計算過程持續到最后一幀處理完畢，m幀數據依次處理完畢，并依次存儲到輸出緩存區，處理流程結束。

2.根據權利要求1所述的一種基于數據并行的深度學習處理器架構，其特征在于，所述PE陣列包括N*N個PE單元。