[發明專利]應用于CMOS制程中的靜電放電保護元件結構

有效

• 申請號: 201810179475.X
• 申請日: 2018-03-05
• 公開（公告）號: CN109979933B
• 公開（公告）日: 2021-05-28
• 發明（設計）人: 林柏全;薛世浩
• 申請（專利權）人: 禾瑞亞科技股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京科龍寰宇知識產權代理有限責任公司 11139
• 代理人: 孫皓晨;侯奇慧

本發明公開了一種應用于CMOS制程中的靜電放電保護元件結構，其中輸入/輸出電路的電源輸入/輸出單元或者是與信號輸入/輸出單元之間電性連接有靜電放電箝制電路，并于靜電放電箝制電路的P型基底上形成有多個串聯連接的低電壓PMOS結構，且第一個低電壓PMOS結構于低電壓N型阱區上設置的源極與柵極通過第一電源線共同電性連接至高電壓電源端接墊，或者是信號傳送線共同電性連接至信號傳送端接墊，而最后一個低電壓PMOS結構的漏極則通過第二電源線電性連接至高電壓接地端接墊，以提供一靜電放電電流排放路徑，由于只用串聯連接的低電壓PMOS結構，在相同的電路布局面積中可更有效的利用，并提供高的靜電放電耐受度。

技術領域

本發明公開了一種應用于CMOS制程中的靜電放電保護元件結構，尤指輸入/輸出電路電性連接有靜電放電箝制電路，并于靜電放電箝制電路只用串聯連接的低電壓PMOS結構在相同的電路布局面積中可更有效的利用，并提供高的靜電放電耐受度。

背景技術

現今半導體制造技術不斷發展與進步，利用互補式金氧半(CMOS)制造技術制造的集成電路為了滿足其小型化、高密度及功能更強需求，元件尺寸越做越小，使CMOS制程也由原本的次微米進入深次微米的時代，由于集成電路中大都含有如MOSFET的金氧半晶體管元件，各種結構及制程的要求，如更薄的柵極氧化層、更短通道長度、更淺的源極/漏極接面、低摻雜濃度的結構等，使元件本身能提供的靜電放電耐受度將大幅降低，更易受到靜電放電的破壞，所以有效的靜電放電防護設計已成為重要且不可或缺的一部分。

然而，傳統CMOS制程于集成電路中包含有高電壓與低電壓元件，并于高電壓輸入/輸出接點(I/O Pin)必須設計能耐高壓的靜電放電保護電路，以提升集成電路的靜電放電耐受度，對于模擬信號輸入/輸出(Analog I/O)而言，靜電放電保護電路具有兩種目的，第一種為提供HVDD到HVSS之間的靜電放電排放路徑，第二種為提供模擬信號輸入/輸出到HVSS之間的靜電放電排放路徑，傳統靜電放電保護電路的設計架構，請參見如圖5、圖6、圖7所示，會用高壓PMOS與NMOS元件連接成大尺寸的柵極接地的N型金氧半晶體管(Gate-Grounded NMOS，GGNMOS)與柵極接電源的P型金氧半晶體管(Gate-VDD PMOS，GDPMOS)，并加大MOS制程布局規范(Layout Rule)設計的間距作為靜電放電(ESD)保護元件，對于這些靜電放電保護元件都會利用傳輸線脈沖產生系統(Transmission Line Pulse，TLP)進行測試，用以模擬靜電放電發生時的情況。

如圖8所示，一般ESD保護元件于TLP測量所得到的特性曲線在A(V_t1，I_t1)會有一個觸發電壓(Trigger Voltage)臨界點，當ESD的高能量電流脈沖進來時，電壓不斷升高(由0至A)，一旦超過V_t1臨界點，保護元件會形成一個低阻抗通道來排出ESD瞬間放電的能量，使得保護元件的特性曲線進入驟回崩潰(Snapback)區域(由A至B)，在(V_h，I_h)會有一個保持電壓(Holding Voltage)點B，當ESD瞬間放電能量再持續地進入保護元件時，亦會使得保護元件的特性曲線形成一個低阻抗放電路靜來排出ESD瞬間放電的能量(由B至C)，如果電壓繼續升高，宣泄電流大于失效電流(I_t2)使得保護元件不堪負荷時，則會進入二次崩潰區域(Second Breakdown Region，C以上的區域)而燒毀保護元件。

另外，觸發電壓用于記錄保護元件瞬間進入驟回崩潰區域的觸發點，ESD保護元件的觸發電壓必須要低于內部電路(Core)元件的崩潰電壓(Breakdown Voltage，BV)，才能使ESD元件在內部電路尚未因靜電轟擊而受損之前啟動，而保持電壓則是元件在進入驟回崩潰后的最低電壓值，此值必須要高于電路系統的操作電壓(Operation Voltage，VDD)，才能防止閂鎖(Latch-up)效應的發生，從TLP測量所得到的特性曲線結果可協助設計出高靜電放電保護能力的ESD保護元件。