[發明專利]一種雷達基帶雜波生成裝置及方法

有效

• 申請號: 201810177009.8
• 申請日: 2018-03-04
• 公開（公告）號: CN108427102B
• 公開（公告）日: 2022-02-18
• 發明（設計）人: 江友平;梁晶;王思遠;閔柏成;蔣路華
• 申請（專利權）人: 中國船舶重工集團公司第七二三研究所
• 主分類號: G01S7/38
• 分類號: G01S7/38
• 代理公司: 南京理工大學專利中心 32203
• 代理人: 薛云燕

本發明公開了一種雷達基帶雜波生成裝置及方法。該裝置包括FPGA、ADC、DAC、存儲器、時鐘分配器和通信接口電路。方法為：首先FPGA進行硬件初始化，控制時鐘分配器產生時鐘信號，在觸發信號的同步下，控制ADC采樣外部雷達中頻信號，形成數字中頻序列，然后中頻序列經數字解調后存入存儲器，FPGA通過通信接口電路接收外部雜波參數及基帶雜波調制序列完成基帶雜波調制，最終控制DAC生成基帶模擬雜波信號，同時將硬件工作狀態以及外部輸入的雜波參數通過通信接口電路輸出。本發明硬件結構簡單，可以分別針對高分辨率、低分辨率雷達生成不同的基帶雜波。

技術領域

本發明屬于雷達電子戰仿真信號模擬技術領域，特別是一種雷達基帶雜波生成裝置及方法。

背景技術

雷達基帶雜波生成裝置是用于雷達干擾模擬器等雷達電子戰仿真信號模擬器中的電子裝置。雜波信號產生裝置是雷達干擾模擬器中的一個重要組成部分。在生成雜波時，通過產生某一基帶的雜波信號，經過混頻、倍頻或分頻等方式，將雜波信號變頻到被試雷達所需的頻率。描述雜波產生裝置的主要技術指標有：1)雜波類型，2)信號帶寬，3)中心頻率，4)幅度分布模型，5)譜型、譜寬，6)距離分辨單元長度，7)多普勒頻率，8)距離范圍，9)信號功率動態范圍等。

由于雜波產生涉及參數較多，模型復雜多變，一般傳統的雜波產生裝置有兩種方式，一種采用采用專門的硬件，采用純硬件的方式生成，另外一種采用純軟件的方式。對于純硬件的方式，一般針對幾種固定，或典型的模型來設計，一旦設計成型后，不具備系統升級和改造的能力，若想驗證或研究新的模型、分布必需重新更改設計。對于純軟件的方式，由于只能在數據上進行產生，不能生成真正意義上的雜波信號。

發明內容

本發明的目的在于提供一種雷達基帶雜波生成裝置及方法，能夠自動適應產生各種中心頻率、帶寬、分布、譜寬、譜型、距離以及動態等參數的雷達基帶雜波信號。

實現本發明目的的技術解決方案是：一種雷達基帶雜波生成裝置，包括FPGA、ADC、DAC、存儲器、時鐘分配器和通信接口電路，所述FPGA同時與存儲器、ADC、DAC、時鐘分配器和通信接口電路雙向互聯，時鐘分配器的第一輸出端與ADC的時鐘輸入端相連，時鐘分配器的第二輸出端與DAC的時鐘輸入端相連，ADC的信號輸入端輸入外部雷達中頻信號，DAC的信號輸出端輸出基帶雜波信號，時鐘分配器時鐘信號輸入端接收外部時鐘信號，FPGA的觸發信號輸入端接外部觸發信號；

所述FPGA，用于硬件初始化，控制時鐘分配器產生時鐘信號，在觸發信號的同步下，控制ADC采樣外部雷達中頻信號，形成數字中頻序列，中頻序列經數字解調后存入存儲器，FPGA通過通信接口電路接收外部雜波參數及基帶雜波調制序列完成基帶雜波調制，控制DAC生成基帶模擬雜波信號，同時將硬件工作狀態以及外部輸入的雜波參數通過通信接口電路輸出；

所述ADC，用于采樣外部雷達中頻信號，形成數字中頻序列，并傳給FPGA；

所述DAC，用于恢復中頻基帶雜波信號，生成模擬基帶雜波信號并輸出；

所述存儲器，用于存儲經FPGA所處理后的數字基帶雜波序列；

所述時鐘分配器，用于接收外部輸入時鐘或自身產生時鐘，經過倍頻、分頻處理后分別給FPGA、ADC、DAC提供輸入時鐘信號；

所述通信接口電路，用于給外部提供接口、通信物理層和協議層鏈路。

進一步地，所述ADC的采樣率根據帶通采樣定理確定，ADC的位數根據信號動態來確定，ADC的有效位每增加一位，動態增加6dB。

進一步地，所述存儲器存儲經ADC采樣后的數據，具體為：直接采樣后的數據或者直接采樣經數字下變頻后的數據；存儲直接采樣后的數據只要求存儲1路，數據量為原始數據量；存儲下變頻后的數據要求存儲I、Q兩路，若不抽取則數據量是原始數據量的兩倍；若抽取則數據量是原始數據量的兩倍除以抽取率。