[發明專利]用于基于局部性的指令處理的選擇性啟用的系統、設備和方法

在審

• 申請號: 201810168641.6
• 申請日: 2018-02-28
• 公開（公告）號: CN108710582A
• 公開（公告）日: 2018-10-26
• 發明（設計）人: C.J.休格斯;J.S.樸;R.阿加瓦爾;C.仇;B.阿金
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F12/0802
• 分類號: G06F12/0802;G06F12/084;G06F12/0897;G06F9/445
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 李嘯;楊美靈

在一實施例中，處理器包含：具有多個條目的稀疏訪問緩沖器，每個條目針對到特定地址的存儲器訪問指令存儲地址信息和計數信息；以及向存儲器發出讀取請求的存儲器控制器，該存儲器控制器包含用于接收具有無局部性提示的存儲器訪問指令以及取代無局部性提示（其中至少部分基于在稀疏訪問緩沖器的條目中存儲的計數信息）的局部性控制器。還描述其它實施例并要求其它實施例的權利保護。

技術領域

實施例一般涉及在計算系統中存儲器訪問的有效處理。

背景技術

諸如圖分析學等稀疏數據處理工作負載執行無規律的存儲器訪問。在一些情況下，這些訪問是針對大數據結構，并且是偽隨機的。在現代處理器中，從存儲器獲取完全高速緩存行，并且將其插入高速緩沖存儲器中。然而，在許多情況下，這些行在任何再使用前被逐出（從空間或時間局部性）。這既導致高速緩存污染，又導致外部存儲器帶寬的浪費。較新的存儲器接口提供細粒度存儲器訪問能力，即，少于給定存儲器行或高速緩存行寬度的存儲器訪問。然而，子高速緩存行存儲器訪問在處理器高速緩存層次結構中導致部分高速緩存行，這能夠使高速緩存設計變得復雜。

附圖說明

圖1是根據本發明的一實施例的系統的框圖。

圖2是根據本發明的一實施例的處理器的框圖。

圖3是根據本發明的一實施例的系統的框圖。

圖4是根據本發明的一實施例的方法的流程圖。

圖5是根據本發明的另一實施例的方法的流程圖。

圖6是根據本發明的一實施例的稀疏訪問緩沖器的框圖。

圖7A是根據本發明的實施例，要包括在處理器中的示范有序管線和示范寄存器重命名的亂序發出/執行管線的框圖。

圖7B是圖示了根據本發明的實施例，要包括在處理器中的示范寄存器重命名的亂序發出/執行架構核和有序架構核的示范實施例兩者的框圖。

圖8是根據本發明的實施例，帶有集成存儲器控制器和圖形的多核處理器和單核處理器的框圖。

圖9圖示了根據本發明的一實施例的系統的框圖。

圖10圖示了根據本發明的一實施例的芯片上系統（SoC）的框圖。

圖11圖示了根據本發明的實施例，對比將源指令集中的二進制指令轉換成目標指令集中的二進制指令的軟件指令轉換器的使用的框圖。

具體實施方式

在各種實施例中，處理器配置成通過以可能細粒度方式訪問展示非局部性的數據（本文中稱為無局部性數據）和可能繞過在高速緩沖存儲器中的存儲，優化此類數據的處理。一些實施例可利用用戶級無局部性存儲器訪問指令，其可用于以繞過高速緩存層次結構的方式讀取和寫入數據。此類指令也可用于進行如本文中所述的細粒度存儲器訪問。雖然本發明的范圍在此方面不受限制，但此類指令包含流傳送加載和存儲指令，核可響應指令針對被訪問的各個數據元素而發出若干加載或存儲，其攜帶存儲器訪問將繞過在高速緩存中的存儲，并且可在存儲器控制器處被狹窄地處理的提示。

隨著響應本文中描述的某些無局部性請求而選擇性啟用全寬度存儲器訪問，可在訪問模式實際上具高速緩存友好性（例如，如果以偽隨機方式訪問的數據結構適合于管芯上高速緩存，或者如果采用許多空間局部性以常規模式對數據結構非預期地訪問）時利用局部性。以該方式，實施例可利用由較新存儲器技術提供的細粒度存儲器訪問能力，而對高速緩存層次結構設計無重要更改，同時在它退出時捕捉訪問中的局部性。