[發(fā)明專利]Flash控制器、取指令方法及計算機可讀存儲介質(zhì)

有效

• 申請?zhí)枺?/td>: 201810162582.1
• 申請日: 2018-02-26
• 公開（公告）號: CN108399146B
• 公開（公告）日: 2021-11-23
• 發(fā)明（設(shè)計）人: 陳誠;趙啟山;陳光勝
• 申請（專利權(quán)）人: 上海東軟載波微電子有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 吳敏

一種Flash控制器、取指令方法及計算機可讀存儲介質(zhì)，F(xiàn)lash控制器包括：系統(tǒng)總線接口單元、預(yù)取緩存控制單元、緩存寄存器組以及Flash接口控制單元，其中：預(yù)取緩存控制單元，與系統(tǒng)總線接口單元、緩存寄存器組以及Flash接口控制單元耦接，適于在識別并確認控制指令為取指指令時，判定有效地址是否處于緩存寄存器組中；當(dāng)判定有效地址處于緩存寄存器組中時，從緩存寄存器組中讀取與有效地址對應(yīng)的第一指令組的指令，并輸出所讀取的指令至中央處理器；當(dāng)判定有效地址未處于緩存寄存器組時，經(jīng)由Flash接口控制單元從Flash存儲器中讀取有效地址對應(yīng)的指令并輸出至中央處理器。上述方案能夠在盡量少增加芯片成本的基礎(chǔ)上，提高Flash訪問效率。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路芯片領(lǐng)域，尤其涉及一種Flash控制器、取指令方法及計算機可讀存儲介質(zhì)。

背景技術(shù)

隨著芯片生產(chǎn)工藝的不斷提高，芯片的內(nèi)核時鐘的運行頻率不斷增加，但是非易失性存儲器Flash的訪問速率卻沒有同步提升，無法滿足系統(tǒng)高頻時鐘實時讀取的需求。通常情況下，微控制器單元(Micro Control Unit，MCU)中的中央處理器(CentralProcessing Unit，CPU)在對Flash訪問時插入等待周期，即在Flash接口接收到CPU發(fā)送的數(shù)據(jù)或指令讀取指令后，等待一段時間才將Flash中對應(yīng)的數(shù)據(jù)讀出。

Flash訪問效率較低會導(dǎo)致芯片系統(tǒng)的整體性能和運行效率受到影響。現(xiàn)有技術(shù)中，為提高Flash訪問效率，在Flash接口處增加了一級高速緩存器(Cache)，Cache在芯片系統(tǒng)運行時實時保存從Flash中讀取的指令。

然而，增加Cache會導(dǎo)致芯片成本大大增加。

發(fā)明內(nèi)容

本發(fā)明實施例解決的是在盡量少增加芯片成本的基礎(chǔ)上，提高Flash訪問效率。

為解決上述技術(shù)問題，本發(fā)明實施例提供一種Flash控制器，包括：系統(tǒng)總線接口單元、預(yù)取緩存控制單元、緩存寄存器組以及Flash接口控制單元，所述Flash控制器與中央處理器耦接，其中：所述系統(tǒng)總線接口單元，耦接在所述中央處理器及所述預(yù)取緩存控制單元之間，適于對所述系統(tǒng)總線上的操作指令進行解析，并將解析得到的控制指令及其對應(yīng)的有效地址輸出至所述預(yù)取緩存控制單元；所述Flash接口控制單元，與Flash存儲器耦接；所述預(yù)取緩存控制單元，與所述系統(tǒng)總線接口單元、所述緩存寄存器組以及所述Flash接口控制單元耦接，適于在識別并確認所述控制指令為取指指令時，判定所述有效地址是否處于所述緩存寄存器組中；當(dāng)判定所述有效地址處于所述緩存寄存器組中時，從所述緩存寄存器組中讀取與所述有效地址對應(yīng)的第一指令組的指令，并輸出所讀取的指令至中央處理器；當(dāng)判定所述有效地址未處于所述緩存寄存器組時，經(jīng)由所述Flash接口控制單元從所述Flash存儲器中讀取所述有效地址對應(yīng)的指令并輸出至所述中央處理器；所述第一指令組的指令均存儲在所述緩存寄存器組。

可選的，所述Flash控制器還包括：預(yù)取寄存器組；所述預(yù)取緩存控制單元，與所述預(yù)取寄存器組耦接，還適于在從所述緩存寄存器組中讀取與所述有效地址對應(yīng)的第一指令組的指令時，從所述Flash存儲器中讀取第二指令組的指令，并將讀取的所述第二指令組的指令存儲在預(yù)取寄存器組中；在完成從所述緩存寄存器組中讀取所述第一指令組的所有指令之后，從所述預(yù)取寄存器組中讀取所述第二指令組的指令并輸出至所述中央處理器；所述第一指令組與所述第二指令組均屬于所述取指指令對應(yīng)的跳轉(zhuǎn)分支，且所述第一指令組與所述第二指令組連續(xù)，所述第二指令組的指令未存儲在所述緩存寄存器組。

可選的，所述預(yù)取緩存控制單元，還適于當(dāng)檢測到如下任一條件時，停止從所述預(yù)取寄存器組中讀取所述第二指令組的指令：所述預(yù)取寄存器組中的所有預(yù)取寄存器均已存儲有指令；或，檢測到所述中央處理器輸出的取指指令再次跳轉(zhuǎn)；或，檢測到所述預(yù)取寄存器組中最新存儲所述第二指令組的指令的地址被讀取。