[發明專利]延遲單元和包括該延遲單元的電路

在審

• 申請號: 201810153552.4
• 申請日: 2018-02-22
• 公開（公告）號: CN109215699A
• 公開（公告）日: 2019-01-15
• 發明（設計）人: 金宰興
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;H03L7/081
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李輝;劉久亮

延遲單元和包括該延遲單元的電路。一種延遲單元可包括：第一反相器，該第一反相器被聯接到輸入端；第二反相器，該第二反相器被聯接在所述第一反相器與輸出端之間；附加反相器，該附加反相器與所述第一反相器并聯聯接；以及延遲元件，該延遲元件適于在控制信號的控制下將所述附加反相器選擇性地聯接到所述輸入端。

技術領域

本公開的示例性實施方式涉及一種延遲單元和包括該延遲單元的電路。

背景技術

諸如計算機、移動電話和存儲裝置這樣的電子裝置可包括具有集成在其中的各種元件或電路的集成電路(IC)。每個IC可聯接到一個或更多個外部電路或裝置，并且包括用于接口連接所述外部電路或裝置的組件。例如，諸如存儲裝置這樣的外圍裝置可聯接到存儲控制器。通常，存儲裝置和存儲控制器可在操作速度方面具有差異。因此，IC需要包括用于調整存儲裝置與存儲控制器之間的信號定時的諸如延遲鎖定環(DLL)電路或鎖相環(PLL)電路這樣的延遲電路。

發明內容

各個實施方式針對一種能夠支持各種延遲值的延遲電路。

在一個實施方式中，一種延遲單元可包括：第一反相器，該第一反相器被聯接到輸入端；第二反相器，該第二反相器被聯接在所述第一反相器與輸出端之間；附加反相器，該附加反相器與所述第一反相器并聯聯接；以及延遲元件，該延遲元件適于在控制信號的控制下將所述附加反相器選擇性地聯接到所述輸入端。

在一個實施方式中，一種延遲電路可包括：至少一個延遲單元，所述至少一個延遲單元適于將施加到輸入端的輸入信號延遲，并且通過輸出端將經延遲的輸入信號作為輸出信號輸出；以及信號產生電路，該信號產生電路適于產生用于控制所述輸入信號的延遲的控制信號。所述延遲單元可包括：第一反相器，該第一反相器被聯接到所述輸入端；第二反相器，該第二反相器被聯接在所述第一反相器與所述輸出端之間；附加反相器，該附加反相器與所述第一反相器并聯聯接；以及延遲元件，該延遲元件適于在所述控制信號的控制下將所述附加反相器選擇性地聯接到所述輸入端。

在一個實施方式中，一種延遲電路可包括：至少一個延遲單元，所述至少一個延遲單元適于將施加到輸入端的輸入信號延遲，并且通過輸出端將經延遲的輸入信號作為輸出信號輸出；以及信號產生電路，該信號產生電路適于產生用于控制所述輸入信號的延遲的控制信號。所述延遲單元可包括：第一反相器，該第一反相器被聯接到所述輸入端；第二反相器，該第二反相器被聯接在所述第一反相器與所述輸出端之間；多個附加反相器，所述多個附加反相器與所述第一反相器并聯聯接；以及延遲元件，該延遲元件適于在控制信號的控制下將所述多個附加反相器中的一個或更多個選擇性地聯接到所述輸入端。

附圖說明

圖1是例示包括一個或更多個延遲單元的延遲電路的圖。

圖2是例示常規延遲單元的配置的電路圖。

圖3是例示圖2中的常規延遲單元中的輸入信號與輸出信號之間的操作定時的圖。

圖4是例示根據本公開的實施方式的延遲電路的配置的框圖。

圖5是例示根據本公開的實施方式的延遲單元的配置的電路圖。

圖6是例示圖5的延遲單元中的輸入信號與輸出信號之間的操作定時的圖。

圖7是例示根據本公開的另一實施方式的延遲單元的配置的電路圖。

圖8是例示圖7的延遲單元中的輸入信號與輸出信號之間的操作定時的圖。

具體實施方式

下面將參照附圖更詳細地描述各個實施方式。然而，本發明可按照不同的形式來實施，并且不應被解釋為受限于本文所闡述的實施方式。相反，提供這些實施方式使得本公開將是徹底的和完整的，并且將本發明的范圍充分地傳達給本領域技術人員。貫穿本公開，相似的附圖標記在整個本發明的各個附圖和實施方式中指代相似的部件。