[發明專利]分段式防護環及芯片邊緣密封件

有效

• 申請號: 201810150657.4
• 申請日: 2018-02-13
• 公開（公告）號: CN108511386B
• 公開（公告）日: 2023-06-16
• 發明（設計）人: 安東尼·K·史塔佩爾;文森特·J·馬格哈;何忠祥
• 申請（專利權）人: 格芯(美國)集成電路科技有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528;H01L23/532
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;李兵霞

本揭示內容涉及分段式防護環及芯片邊緣密封件，其有關于半導體結構，且更特別的是，有關于分段式防護環及芯片邊緣密封件和制法。該結構包括：防護環結構，在一低k介電材料中形成；以及邊緣密封結構，形成為穿過該低k介電材料至少直到在該低k介電材料下面的襯底。

技術領域

本揭示內容有關于半導體結構，且更特別的是，有關于分段式防護環及芯片邊緣密封件和制法。

背景技術

例如分段式防護環的防護環技術被使用于許多不同半導體技術，例如GaAs、SiGe、RFCMOS及RFSOI。例如，射頻(RF)電路需要分段式防護環以避免寄生耦合及感應耦合(后一現象可與連續防護環一起發生)。

RF技術在中段(MOL)及后段(BEOL)工藝通常包含非多孔介電材料。為了進一步改善RF技術，例如，改善RF電路效能，在MOL或BEOL加工階層需要低k介電多孔材料。例如SiCOH或p-SiCOH的低k介電多孔材料廣泛使用于例如90納米及更小世代用于數個BEOL配線階層(wiring?level)的先進CMOS技術。

于低k介電多孔應用中，特別有用的是防止可能導致SiCOH破裂或銅可靠度劣化(例如，電遷移、應力遷移等等)的濕氣入侵的防護環。但是，使用分段式防護環可能導致低k介電多孔應用的可靠度失效。因此，已知具有分段式防護環的RFSOI芯片與低K?SiCOH或p-SiCOH?MOL/BEOL不相容。

發明內容

在本揭示內容的一態樣中，一種結構，其包含：防護環結構，在一低k介電材料中形成；以及邊緣密封結構，形成為穿過該低k介電材料至少直到在該低k介電材料下面的一襯底。

在本揭示內容的一態樣中，一種結構，其包含：一絕緣體上覆硅襯底；一中段及后段介電質低k介電材料，在該絕緣體上覆硅襯底上；配線結構，在該中段及后段介電質低k介電材料中形成直到該絕緣體上覆硅襯底；分段式防護環結構，在該中段及后段介電質低k介電材料中形成；以及邊緣密封結構，形成為延伸穿過該中段及后段介電質低k介電材料。

在本揭示內容的一態樣中，一種方法，包含：形成在該絕緣體上覆硅襯底上的中段及后段介電質低k介電材料；形成在該中段及后段介電質低k介電材料中形成直到該絕緣體上覆硅襯底的一配線結構；形成在該中段及后段介電質低k介電材料中形成的一分段式防護環結構；以及形成延伸穿過該中段及后段介電質低k介電材料的一邊緣密封結構。

附圖說明

以下說明詳述本揭示內容，其中參考多個附圖以不具限定性的方式舉例說明本揭示內容的示范具體實施例。

圖1A至圖1C根據本揭示內容的數個態樣圖示結構及各個工藝。

圖2除其他特征以外根據本揭示內容的數個態樣圖示邊緣密封結構及各個工藝。

圖3根據本揭示內容的其他態樣圖示結構及各個工藝。

圖4根據本揭示內容的其他態樣圖示結構及各個工藝。

圖5A至圖5D根據本揭示內容的其他態樣圖示結構及各個工藝。

具體實施方式

本揭示內容有關于半導體結構，且更特別的是，有關于分段式防護環及芯片邊緣密封件和制法。具體而言，本揭示內容提供的是在中段(MOL)及/或后段(BEOL)加工時具有低k介電材料的分段式防護環及芯片邊緣密封件。有利的是，本揭示內容提供具有包含低KSiCOH或p-SiCOH?MOL/BEOL材料的RFSOI芯片的分段式防護環與制造加工的相容性。