[發明專利]垂直納米線晶體管與其制作方法

有效

• 申請號: 201810134800.0
• 申請日: 2018-02-09
• 公開（公告）號: CN108511344B
• 公開（公告）日: 2021-01-22
• 發明（設計）人: 殷華湘;張青竹;張兆浩;許高博
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/08;H01L29/78;B82Y40/00
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 韓建偉;謝湘寧

本申請提供了一種垂直納米線晶體管與其制作方法。該制作方法包括：步驟S1，提供包括襯底與位于襯底上的多個間隔的納米線的基底，各納米線包括子納米線，各子納米線包括第一端部、中間部和第二端部；步驟S2，形成柵介質層與柵極；步驟S3，在襯底表面上形成層間介質層；步驟S4，在層間介質層中形成相互隔離的第一接觸孔與第二接觸孔，第一接觸孔與第一端部的側面連接，第二接觸孔與第二端部的側面連接；步驟S5，在第一接觸孔和/或第二接觸孔中填充重摻雜材料，高溫退火擴散，橫向摻雜，形成漏區和/或源區。該制作方法中，采用橫向擴散的方法，形成均勻摻雜的源區和/或漏區，使得垂直納米線晶體管的源漏區的摻雜工藝較簡單并容易控制。

技術領域

本申請涉及半導體領域，具體而言，涉及一種垂直納米線晶體管與其制作方法。

背景技術

CMOS集成電路微縮持續發展，器件結構從二維平面結構(2D planar)到三維的鰭式場效應晶體管(3D Fin Field Effect Transisitor，簡稱3D Fin FET)，再到三維水平結構的環柵納米線場效應晶體管(3D Lateral Gate-All-Around Nanowire Field EffectTransisitor簡稱3D Lateral NW FET)，未來為了更高集成度，將發展到三維垂直結構的環柵納米線場效應晶體管(3D Vertical Gate-All-Around Nanowire Field EffectTransisitor，簡稱3D Vertical NW FET或垂直納米線晶體管)。垂直納米線晶體管可以更好地抑制短溝道效應，因其圓柱形環柵結構具備最佳的柵控能力，抑制了拐角效應，柵電極可以更好地從多個方向對溝道區形成靜電控制。

3D Vertical NW FET的制造方法包含兩大類：一是利用納米技術的自下而上，一是兼容傳統CMOS工藝的自上而下。前一種由于工藝缺陷，工藝控制問題很難被大規模集成。兼容傳統CMOS工藝主要包括：垂直刻蝕、選擇腐蝕再外延生長以及多晶硅沉積等方式。

3D Vertical NW FET還可以采用多層SiGe/Si疊層生長再刻蝕形成垂直納米線，再接著選擇腐蝕SiGe或者Si制作柵電極的方式。該方法需要復雜的多層外延工藝，溝道質量與界面質量難以保證。

上述的3D Vertical NW FET的制作方法中，源漏區的摻雜以及金屬接觸技術面臨很多挑戰，主要是包括工藝復雜以及接觸面積過大這兩個問題。

發明內容

本申請的主要目的在于提供一種垂直納米線晶體管與其制作方法，以解決現有技術中源漏區的摻雜工藝較復雜的問題。

為了實現上述目的，根據本申請的一個方面，提供了垂直納米線晶體管的制作方法，該制作方法包括：步驟S1，提供基底，上述基底包括襯底與位于上述襯底上的多個間隔的納米線，各上述納米線包括從下至上依次連接的至少一個子納米線，各上述子納米線包括依次連接的第一端部、中間部以及第二端部，其中，與上述襯底連接的上述子納米線通過上述第一端部與上述襯底連接；步驟S2，在上述納米線的外表面上形成柵介質層，在上述中間部對應的上述柵介質層的外表面上形成柵極；步驟S3，在裸露的上述襯底表面上形成層間介質層；步驟S4，刻蝕去除部分上述層間介質層以及部分上述柵介質層，在上述層間介質層中形成相互隔離的第一接觸孔與第二接觸孔，上述第一接觸孔與上述第一端部的側面連接，上述第二接觸孔與上述第二端部的側面連接；步驟S5，在上述第一接觸孔和/或上述第二接觸孔中填充重摻雜材料，并進行退火，上述重摻雜材料中的摻雜雜質橫向擴散，使得上述第一端部和/或上述第二端部選擇形成漏區和/或源區。

進一步地，上述重摻雜材料的摻雜濃度大于1.0×10¹⁹/cm³。

進一步地，上述步驟S2包括：在上述襯底的裸露表面上以及上述納米線的裸露表面上形成上述柵介質層；在上述柵介質層的裸露表面上沉積柵材料；去除部分的上述柵材料，剩余的上述柵材料形成上述柵極。