[發明專利]全差分開關電容積分器

有效

• 申請號: 201810109015.X
• 申請日: 2018-02-02
• 公開（公告）號: CN108233933B
• 公開（公告）日: 2021-07-06
• 發明（設計）人: 李泉;王小松;劉昱
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03M1/46
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本公開提供了一種全差分開關電容積分器，包括：運算放大器單元，包括用于提供預定的增益與帶寬的運算放大器；開關電容單元，包括：開關電容積分單元，跨接于運算放大器輸入端與輸出端之間，包括MOS開關Φ2及電容C1的串聯支路，電容C3并聯于上述支路，并且所述MOS開關Φ2及電容C1之間還設置有MOS開關Φ1連接到參考電壓Vref，以及部分正反饋電容C2連接到運算放大器相反極性的輸出端上；開關電容共模反饋單元，設置于運算放大器的正輸出端和負輸出端之間，為六開關四電容結構；不交疊時鐘產生單元，產生MOS開關的時鐘信號。該全差分開關電容積分器對寄生不敏感，具有高效的面積利用率及更大時間常數。

技術領域

本公開有關一種開關電容積分器，特別涉及一種適用于要求大時間常數濾波器的生物醫療電子領域，如心電監測、腦電監測等信號采集電路的全差分開關電容積分器。

背景技術

在心電、腦電等電生理信號監測電路中，為了采集到幾十微伏到幾毫伏的電生理信號，前端放大器通常放大倍數在100倍左右，以降低后續電路的等效輸入噪聲。其分為交流耦合型和直流耦合型，為了避免電極幾十到幾百毫伏的直流失調使得放大器飽和，并且保證能采集到0.1Hz到0.5Hz以上的信號，交流耦合型采用大電容隔直，直流耦合型在反饋環路中加入超大時間常數積分器，從而抑制直流失調并且保證放大器的高通截止頻率在0.1Hz到0.5Hz之間。近十年，由于直流耦合型引入了斬波結構，相對交流耦合型，面積更小，功耗更小，噪聲更小，CMRR更高，因此其反饋環路中的積分器的研究主要針對于準確的單位增益頻率或者大時間常數。開關電容電路由于時間常數精度高，良好的溫度特性，易于時鐘控制，在模擬濾波器中得到廣泛應用。

常規的開關電容積分器電容占用面積很大，如Tim Denison等人在2007年為了達到2.5Hz的單位增益頻率，積分電容達到了100pF，面積很大。其他開關電容積分器，如T-Cell結構和Split-Integrator結構，可以實現大時間常數，但面積都非常大，還有研究人員在2008年將T-Cell結構和Nagaraj積分器結合，可以在一半的面積下實現相同的時間常數，但是T-Cell結構對寄生電容敏感，會降低電路的精度。

常規的RC積分器也不能滿足要求，要達到1s以上的時間常數，需要GΩ的電阻和nF的電容，這在集成電路設計中是不現實的。為此有研究提出了MOS偽電阻結構和占空比電阻結構。Jerald Y等人在2013年使用了關態的PMOS串聯來實現積分電阻，阻值達到10TΩ，但實際上阻值受輸出幅度、工藝和溫度的影響很大，不能保證時間常數的精度。Hariprasad C等人使用了占空比電阻，通過調整積分電阻導通時間和時鐘周期比值實現大電阻，實現了10GΩ以上的等效電阻，具有很好的線性度和精度，但電阻導通時間受數字電路時延的影響，最大能實現的阻值受時鐘周期和電阻寄生電容影響，需要調節電路時延和時鐘周期達到預期阻值。

另外還有OTA-C結構或者數字處理電路來提高積分器的時間常數，復雜度較高。

綜上所述，在獲取大的時間常數，設計的簡易度，以及高精度的情況下，全差分開關電容積分器具有明顯的優勢，但是要繼續增大其時間常數，只有增大電容C3或者減小電容C0和C1，增大C3會增大芯片面積，減小C0和C1會使得MOS開關的電荷注入和時鐘饋通效應相對惡化，且版圖中金屬走線的寄生電容的影響也相對變大。

鑒于以上背景，需要對全差分開關電容積分器進行改進，從而得到高效的面積利用率，對寄生不敏感，具有更大時間常數的開關電容積分器。

發明內容

(一)要解決的技術問題

本公開提供了一種全差分開關電容積分器，以至少部分解決以上所提出的技術問題。

(二)技術方案