[發明專利]一種基于DDR的測試裝置

在審

• 申請號: 201810094030.1
• 申請日: 2013-10-12
• 公開（公告）號: CN108333500A
• 公開（公告）日: 2018-07-27
• 發明（設計）人: 陸放
• 申請（專利權）人: 深圳市愛德特科技有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 上海三方專利事務所 31127
• 代理人: 吳瑋

本發明公開了一種基于DDR的測試裝置，創新性地使用FPGA電路以及輸出輸入標準及模式的可調性設計出相應的測試裝置，代替了現行測量設備相應電子線路。不但極大提高了性能同時也極大地降低了線路功耗，關鍵設計的物理尺寸及成本。另外，還創新性地使用FPGA的高速數據傳輸性能將大量測試數據高速傳輸到直接與被測元件連接的器件上，解決了關鍵設計微型化瓶頸之一。進一步地，將直流及低速性能測式的相關電路與高速測試電路完全分離,在實施各自測試時才與被測元件相接使兩電路互不影響,而在需要共同連接在一起做相應測試時也能將其連接在一起。因此大大降低了功耗，物理尺寸及成本，具有很好的市場推廣應用前景。

技術領域

本發明涉及電子測試技術領域，更具體地，涉及一種基于DDR的測試裝置。

背景技術

集成電路測試設備包括用于驅動被測元件及接收被測元件輸出信號的電路。現有技術中是用專門設計的特殊電子器件來實現的。其具有以下缺點：

1、因是為這一用途專門設計及制造，其用量較少，故設計和制造成本極高；

2、因其驅動及接收電壓是連續可控調的，所以要達到高速十分困難，而且由于功耗很大，從而因散熱問題無法微型化。

另外，現有技術中用以做調節每個通道時序的可控延遲電路是用的分裂元件，這也使得微型化無法實現。而且，現有技術中，高速與低速測試電路之間沒有得到有效分離使得低速電路加重了高速電路的驅動及接收負載，這也是降低功率及微型化的重大瓶頸。現有技術中，為了達到高速測試，儲存測試數據是使用極其高速的SRAM，但其缺點是價格極昂貴而且容量小。

有鑒于此，現有技術有待改進和提高。

發明內容

鑒于現有技術的不足，本發明目的在于提供一種基于FPGA的測試裝置。旨在解決現有技術的集成電路測試設備存在的功率過大，微型化困難、制造成本高等問題。

本發明的技術方案如下：

一種基于FPGA的測試裝置，用于對被測元件的電子元件性能進行測試，FPGA(Field－Programmable Gate Array)，即現場可編程門陣列目前的應用都是與固定的電路器件固定連接去完成一種所需功能，而不是用以與不同電路器件連接去測試與之連接的各種不同的電路器件。

這里所述用于測試裝置的FPGA是通過隨時可調換的連接裝置與不同的電路器件連接并根據被測量元件的電路以及輸入輸出標準,延時和模式等等相應改動FPGA電路以及輸入輸出標準，延時及模式等等來配合以達到測試與之連接的電路器件的目的。

所述的基于FPGA的測試裝置，其中，所述FPGA電路還包括一由FPGA輸入輸出所帶的可調延遲線路。

所述的基于FPGA的測試裝置，其中，所述FPGA電路與被測元件直接連接。

所述的基于FPGA的測試裝置，其中，所述FPGA電路與測試系統控制器及使用DDR內存的測試數據內存連接，所述測試數據內存通過高速SERDES傳輸方式將測試數據傳至所述FPGA電路用于測試被測元件。DDR內存的高速度高容量及低成本解決了使用傳統高速SRAM的不足。而對于DDR內存每次要讀取多字節的局限性只要在產生測試數據時考慮照顧到這點就可避免受到影響。

所述的基于FPGA的測試裝置，其中所述FPGA電路用XILINX及ALTERA公司生產系的FPGA其他廠家元件也可以使用。

所述的基于FPGA的測試裝置，其特征在于，所述FPGA電路接收測試數據是通過20個速率達4到25G(最高可到25G)的SERDES從1接收,并分成多個不同速率的通道并各自通過FIFO做數據時序同步，然后分別送至不同輸入輸出標準及模式的端口，用以做驅動數據或做接收數據的對比數據。