[發明專利]一種低功耗靈敏放大器型D觸發器在審
| 申請號： | 201810093749.3 | 申請日： | 2018-01-31 |
| 公開（公告）號： | CN108233896A | 公開（公告）日： | 2018-06-29 |
| 發明（設計）人： | 賀雅娟;史興榮;楊家興;何進;張九柏;張波 | 申請（專利權）人： | 電子科技大學 |
| 主分類號： | H03K3/3562 | 分類號： | H03K3/3562;H03K3/012 |
| 代理公司： | 成都點睛專利代理事務所(普通合伙) 51232 | 代理人： | 葛啟函 |
| 地址： | 611731 四川省成*** | 國省代碼： | 四川;51 |
| 權利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關鍵詞： | 時鐘信號 下拉 反相時鐘信號 靈敏放大級 靈敏放大器 反相輸入 鎖存器級 低功耗 反相級 延時 串聯 集成電路技術 時鐘信號控制 充放電節點 傳輸門實現 開關活動性 功耗延時 數據傳輸 數據存儲 數據信號 信號通過 應用系統 與非門型 高電 功耗 輸出 引入 | ||
1.一種低功耗靈敏放大器型D觸發器，包括輸入反相級、靈敏放大級和鎖存器級；所述輸入反相級連接輸入數據信號(D)和時鐘信號(CLK)，用于產生反相輸入數據信號(DB)和反相時鐘信號(CLKB)；
其特征在于，所述靈敏放大級包括輸入控制模塊、預充電模塊、數據保持模塊和求值模塊，
所述輸入控制模塊包括由時鐘信號(CLK)和反相時鐘信號(CLKB)控制的第一傳輸門(TG1)和第二傳輸門(TG2)，第一傳輸門(TG1)的輸入端連接輸入數據信號(D)，第二傳輸門(TG2)的輸入端連接反相輸入數據信號(DB)；
所述預充電模塊包括第一PMOS管(MP1)和第二PMOS管(MP2)，第一PMOS管(MP1)和第二PMOS管(MP2)的柵極均連接時鐘信號(CLK)，其源極均連接電源電位(VDD)，第一PMOS管(MP1)的漏極作為第一節點(Sb)，第二PMOS管(MP2)的漏極作為第二節點(Rb)；
所述數據保持模塊第三PMOS管(MP3)、第四PMOS管(MP4)、第五NMOS管(MN5)、第六NMOS管(MN6)和第七NMOS管(MN7)，
第三PMOS管(MP3)的柵極連接第五NMOS管(MN5)的柵極、第六NMOS管(MN6)的漏極和第四PMOS管(MP4)的漏極并連接所述第二節點(Rb)，其漏極連接第五NMOS管(MN5)的漏極、第四PMOS管(MP4)的柵極和第六NMOS管(MN6)的柵極并連接所述第一節點(Sb)，其源極連接第四PMOS管(MP4)的源極并連接電源電壓(VDD)；
第七NMOS管(MN7)的柵極連接時鐘信號(CLK)，其漏極連接第五NMOS管(MN5)和第六NMOS管(MN6)的源極，其源極接地(GND)；
所述求值模塊包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)和第四NMOS管(MN4)，
第一NMOS管(MN1)的柵極連接時鐘信號(CLK)，其漏極連接所述第一節點(Sb)，其源極連接第三NMOS管(MN3)的漏極；
第二NMOS管(MN2)的柵極連接時鐘信號(CLK)，其漏極連接所述第二節點(Rb)，其源極連接第四NMOS管(MN4)的漏極；
第三NMOS管(MN3)的柵極連接第一傳輸門(TG1)的輸出端，其源極連接第四NMOS管(MN4)的源極并接地(GND)，第四NMOS管(MN4)的柵極連接第二傳輸門(TG2)的輸出端；
所述鎖存器級包括第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第八NMOS管(MN8)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第十三NMOS管(MN13)、第十四NMOS管(MN14)和第十五NMOS管(MN15)，
第五PMOS管(MP5)的柵極連接第十NMOS管(MN10)的柵極并連接所述第一節點(Sb)，其漏極連接第七PMOS管(MP7)、第八NMOS管(MN8)和第十二NMOS管(MN12)的漏極以及第八PMOS管(MP8)和第九NMOS管(MN9)的柵極并作為所述D觸發器的輸出端；
第六PMOS管(MP6)的柵極連接第十一NMOS管(MN11)的柵極并連接所述第二節點(Rb)，其漏極連接第八PMOS管(MP8)、第九NMOS管(MN9)和第十四NMOS管(MN14)的漏極以及第七PMOS管(MP7)和第八NMOS管(MN8)的柵極并作為所述D觸發器的反相輸出端；
第十三NMOS管(MN13)的柵極連接反相輸入數據信號(DB)，其漏極連接第十二NMOS管(MN12)的源極，其源極連接第八NMOS管(MN8)的源極和第十NMOS管(MN10)的漏極；
第十五NMOS管(MN15)的柵極連接輸入數據信號(D)，其漏極連接第十四NMOS管(MN14)的源極，其源極連接第九NMOS管(MN9)的源極和第十一NMOS管(MN11)的漏極；
第十二NMOS管(MN12)和第十四NMOS管(MN14)的柵極連接時鐘信號(CLK)；
第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)和第八PMOS管(MP8)的源極連接電源電壓(VDD)；
第十NMOS管(MN10)和第十一NMOS管(MN11)的源極接地(GND)。
該專利技術資料僅供研究查看技術是否侵權等信息，商用須獲得專利權人授權。該專利全部權利屬于電子科技大學，未經電子科技大學許可，擅自商用是侵權行為。如果您想購買此專利、獲得商業授權和技術合作，請聯系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/201810093749.3/1.html，轉載請聲明來源鉆瓜專利網。
