[發明專利]一種SRAM存儲器

有效

• 申請號: 201810090265.3
• 申請日: 2018-01-30
• 公開（公告）號: CN108665923B
• 公開（公告）日: 2021-11-23
• 發明（設計）人: 王子歐;張立軍;朱燦焰;馬亞奇;顧昌山;佘一奇;桑勝男;劉金陳
• 申請（專利權）人: 蘇州大學
• 主分類號: G11C11/419
• 分類號: G11C11/419
• 代理公司: 蘇州翔遠專利代理事務所(普通合伙) 32251
• 代理人: 陸金星

1.一種SRAM存儲器，其特征在于：其包括跟蹤時鐘發生器以及對稱分布于跟蹤時鐘發生器的輸出端INTERNAL-CLK兩側的兩個SRAM陣列，每個所述SRAM陣列包括成行和成列設置的SRAM位單元，每個所述SRAM陣列的上部均設有一跟蹤行，每個所述SRAM陣列的外側均設有一跟蹤列，每個所述SRAM陣列的上方位于跟蹤行的外側設有一用于啟動跟蹤位線信號的時序追蹤單元dummy cell，每個所述SRAM陣列的下方設有一dummy SA讀出放大器，所述跟蹤時鐘發生器的輸出端INTERNAL-CLK分別經兩條跟蹤字線與兩側的時序追蹤單元dummycell連接，每條所述跟蹤字線穿過一跟蹤行，每個所述時序追蹤單元dummy cell經一條跟蹤位線與dummy SA讀出放大器連接，每條所述跟蹤位線穿過一跟蹤列，所述dummy SA讀出放大器的輸出端連接到一判決器的輸入端，所述判決器的輸出端連接到跟蹤時鐘發生器的輸入端，

還包括基于dummy SA讀出放大器的PBTI保護電路；

所述dummy SA讀出放大器包括串聯的PMOS管M1和NMOS管M2，所述PBTI保護電路包括傳輸門、反相器INV1、NMOS管M3和M4，

所述PMOS管M1的漏極與NMOS管M2的漏極相連，并作為dummy SA讀出放大器的輸出端，所述PMOS管M1的源極連接VDD，柵極連接控制輸入信號TBL；所述NMOS管M2的源極連接VSS，柵極連接傳輸門的右端；所述NMOS管M3的源極連接VSS，柵極連接控制輸入信號TBL，漏極連接dummy SA讀出放大器的輸出端；所述NMOS管M4的源極連接GND，柵極分別連接到使能信號輸入端EN和傳輸門的下端，漏極連接傳輸門的右端；所述傳輸門的左端連接控制輸入信號TBL，上端連接控制信號ENB；所述反相器INV1的輸入端連接輸入使能信號EN，輸出端連接輸出控制信號ENB。

2.根據權利要求1所述的SRAM存儲器，其特征在于：所述判決器是一個或門。