[發(fā)明專利]一種控制異構(gòu)混合內(nèi)存系統(tǒng)冷重啟的方法及BMC

有效

• 申請?zhí)枺?/td>: 201810089557.5
• 申請日: 2018-01-30
• 公開（公告）號: CN108334422B
• 公開（公告）日: 2022-02-18
• 發(fā)明（設(shè)計）人: 王龍飛;羅剛
• 申請（專利權(quán)）人: 鄭州云海信息技術(shù)有限公司
• 主分類號: G06F11/14
• 分類號: G06F11/14
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 羅滿

1.一種控制異構(gòu)混合內(nèi)存系統(tǒng)冷重啟的方法，應(yīng)用于計算機系統(tǒng)中的基板管理控制器BMC，其特征在于，包括：

在所述計算機系統(tǒng)發(fā)出冷重啟信號后，生成數(shù)據(jù)保護信號，以便于所述計算機系統(tǒng)中的非易失性存儲器NVM在接收到所述數(shù)據(jù)保護信號后進行數(shù)據(jù)寫回操作；

檢測到所述NVM完成數(shù)據(jù)寫回操作后，控制復(fù)雜可編程邏輯器件CPLD對計算板進行斷電操作后再進行上電操作，并在所述計算板完成上電后，引導(dǎo)基本輸入輸出系統(tǒng)BIOS進行快速通道互聯(lián)QPI啟動；

在所述BIOS完成QPI啟動后控制所述計算機系統(tǒng)中的CPU訪問所述NVM的通道連通，并控制所述計算機系統(tǒng)中的動態(tài)隨機存取存儲器DRAM與所述NVM之間的內(nèi)存信息交互，且引導(dǎo)所述BIOS完成剩余啟動流程，控制所述計算機系統(tǒng)完成冷重啟；

其中，所述控制所述計算機系統(tǒng)中的CPU訪問所述NVM的通道連通的過程具體為：

分別配置所述計算機系統(tǒng)中的第一現(xiàn)場可編程邏輯門陣列FPGA和掛載所述NVM的第二FPGA；

控制所述計算機系統(tǒng)中的CPU與第一FPGA之間的訪問通道連通，并控制所述第一FPGA與所述第二FPGA之間的訪問通道連通，以便于所述CPU依次通過所述第一FPGA和所述第二FPGA訪問所述NVM。

2.如權(quán)利要求1所述的控制異構(gòu)混合內(nèi)存系統(tǒng)冷重啟的方法，其特征在于，在控制CPLD對計算板進行斷電操作之后，在控制CPLD對所述計算板進行上電操作之前，該方法還包括：

在所述計算板斷電后開始計時，當計時時間到達預(yù)設(shè)時間時，生成上電操作信號，以便于所述CPLD在接收到所述上電操作信號后對所述計算板進行上電操作。

3.如權(quán)利要求2所述的控制異構(gòu)混合內(nèi)存系統(tǒng)冷重啟的方法，其特征在于，所述預(yù)設(shè)時間為5s。

4.如權(quán)利要求1所述的控制異構(gòu)混合內(nèi)存系統(tǒng)冷重啟的方法，其特征在于，所述內(nèi)存信息包括內(nèi)存容量及內(nèi)存地址。

5.如權(quán)利要求4所述的控制異構(gòu)混合內(nèi)存系統(tǒng)冷重啟的方法，其特征在于，所述控制所述計算機系統(tǒng)中的動態(tài)隨機存取存儲器DRAM與所述NVM之間的內(nèi)存信息交互的過程具體為：

從所述CPU中獲取該計算機系統(tǒng)中DRAM的內(nèi)存信息，并將所述DRAM的內(nèi)存信息發(fā)送至所述第二FPGA；

從所述第二FPGA中獲取所述第二FPGA根據(jù)所述DRAM的內(nèi)存信息及所述DRAM和所述NVM的拼接順序相應(yīng)地確定的NVM的內(nèi)存信息；

將確定的NVM的內(nèi)存信息發(fā)送至所述BIOS，完成所述DRAM與所述NVM之間的內(nèi)存信息的交互。

6.如權(quán)利要求1所述的控制異構(gòu)混合內(nèi)存系統(tǒng)冷重啟的方法，其特征在于，所述分別配置所述計算機系統(tǒng)中的第一現(xiàn)場可編程邏輯門陣列FPGA和掛載所述NVM的第二FPGA的過程具體為：

根據(jù)所述計算機系統(tǒng)中的第一FPGA和掛載所述NVM的第二FPGA兩個芯片的芯片說明相應(yīng)地寫入規(guī)定數(shù)據(jù)至兩個所述芯片。

7.如權(quán)利要求5或6所述的控制異構(gòu)混合內(nèi)存系統(tǒng)冷重啟的方法，其特征在于，所述引導(dǎo)基本輸入輸出系統(tǒng)BIOS進行快速通道互聯(lián)QPI啟動的過程具體為：

引導(dǎo)BIOS進行QPI慢速啟動；

在接收到所述BIOS在完成QPI慢速啟動后生成的重啟信號后引導(dǎo)所述BIOS進行QPI快速啟動。

8.如權(quán)利要求7所述的控制異構(gòu)混合內(nèi)存系統(tǒng)冷重啟的方法，其特征在于，所述第一FPGA具體為Virtex7 2000T型FPGA，所述第二FPGA具體為Virtex7 690T型FPGA。

9.一種控制異構(gòu)混合內(nèi)存系統(tǒng)冷重啟的BMC，其特征在于，包括：

數(shù)據(jù)保護單元，用于在計算機系統(tǒng)發(fā)出冷重啟信號后，生成數(shù)據(jù)保護信號，以便于所述計算機系統(tǒng)中的NVM在接收到所述數(shù)據(jù)保護信號后進行數(shù)據(jù)寫回操作；

斷電上電單元，用于檢測到所述NVM完成數(shù)據(jù)寫回操作后，控制CPLD對計算板進行斷電操作后再進行上電操作，并在所述計算板完成上電后，引導(dǎo)BIOS進行QPI啟動；

冷重啟單元，用于在所述BIOS完成QPI啟動后控制所述計算機系統(tǒng)中的CPU訪問所述NVM的通道連通，并控制所述計算機系統(tǒng)中的DRAM與所述NVM之間的內(nèi)存信息交互，且引導(dǎo)所述BIOS完成剩余啟動流程，控制所述計算機系統(tǒng)完成冷重啟；

其中，所述控制所述計算機系統(tǒng)中的CPU訪問所述NVM的通道連通的過程具體為：

分別配置所述計算機系統(tǒng)中的第一現(xiàn)場可編程邏輯門陣列FPGA和掛載所述NVM的第二FPGA；

控制所述計算機系統(tǒng)中的CPU與第一FPGA之間的訪問通道連通，并控制所述第一FPGA與所述第二FPGA之間的訪問通道連通，以便于所述CPU依次通過所述第一FPGA和所述第二FPGA訪問所述NVM。