[發明專利]半導體結構及其形成方法

有效

• 申請號: 201810073395.6
• 申請日: 2018-01-25
• 公開（公告）號: CN110085555B
• 公開（公告）日: 2021-02-02
• 發明（設計）人: 張煥云;吳健
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路新技術研發(上海)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

一種半導體結構及其形成方法，其中形成方法包括：提供基底，基底包括第一區和第二區，第一區基底上具有第一偽柵極層，第二區基底上具有第二偽柵極層，第一偽柵極層和第二偽柵極層頂部均具有初始掩膜層；在基底上、第一偽柵極層和第二偽柵極層側壁、以及初始掩膜層側壁和頂部形成第一介質膜，且第一區第一介質膜密度小于第二區第一介質膜密度；采用第一平坦化工藝去除部分第一介質膜和第一區初始掩膜層，直暴露出第二區初始掩膜層，在第一偽柵極層頂部形成第一掩膜層；在第一介質膜和第一掩膜層上形成第二介質層；以第二介質層為掩膜，采用第一刻蝕工藝減薄部分第二初始掩膜層，形成第二掩膜層。所形成的器件性能較好。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體技術的不斷發展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。目前，由于在追求高器件密度、高性能和低成本中半導體工藝以及進步到納米技術工藝節點，半導體器件的制備受到各種物理極限的限制。

隨著CMOS器件的不斷縮小來自制造和設計方面的挑戰促使三維設計如鰭式場效應晶體管(FinFET)的發展。相對于現有的平面晶體管，所述鰭式場效應晶體管在溝道控制以及降低淺溝道效應等方面具有更加優越的性能；平面柵極結構設置于所述溝道上方，而在鰭式場效應晶體管中所述柵極結構環繞所述鰭部設置，因此，能夠從三個面來控制靜電，在靜電控制方面的性能更加突出。

然而，現有技術制備的鰭式場效應晶體管中的柵極層的高度均一性較差。

發明內容

本發明解決的技術問題是提供一種半導體結構及其形成方法，以提高鰭式場效應晶體管中柵極層高度的均一性。

為解決上述技術問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底包括第一區和第二區，所述第一區基底上具有第一偽柵極層，所述第二區基底上具有第二偽柵極層，所述第一偽柵極層和第二偽柵極層頂部均具有初始掩膜層；在所述基底上、第一偽柵極層和第二偽柵極層的側壁、以及初始掩膜層的側壁和頂部表面形成第一介質膜，且第一區第一介質膜的密度小于第二區第一介質膜的密度；采用第一平坦化工藝去除部分第一介質膜和第一區部分初始掩膜層，直至暴露出第二區初始掩膜層，在所述第一偽柵極層頂部形成第一掩膜層；在所述第一介質膜和第一掩膜層上形成第二介質層，所述第二介質層暴露出第二區的初始掩膜層頂部表面；以所述第二介質層為掩膜，采用第一刻蝕工藝減薄部分第二初始掩膜層，形成第二掩膜層。

可選的，所述初始掩膜層的材料包括：氮化硅。

可選的，第一介質膜的材料包括：氧化硅；所述第一介質膜的形成工藝包括：流體化學氣相沉積工藝。

可選的，所述初始掩膜層的厚度為：900埃～1100埃。

可選的，所述第一掩膜層的厚度為：750埃～850埃。

可選的，所述第一刻蝕工藝包括：干法刻蝕工藝和濕法刻蝕工藝中的一種或者兩種組合。

可選的，所述第二掩膜層的厚度為：650埃～750埃。

可選的，形成所述第二掩膜層之后，所述形成方法還包括：去除部分第二介質層，暴露出第一掩膜層的側壁和頂部表面、以及第二掩膜層的側壁和頂部表面；去除部分第二介質層之后，在所述第二介質層表面、第一掩膜層的側壁和頂部表面、以及第二掩膜層的側壁和頂部表面形成第三介質膜，所述第一區第三介質膜的密度小于第二區第三介質膜的密度；采用第二平坦化工藝去除部分第三介質膜和第一掩膜層，直至暴露出第一偽柵極層的頂部表面；所述第二平坦化工藝之后，在所述第一偽柵極層的頂部表面、以及第二掩膜層的頂部表面形成第四介質層，所述第四介質層暴露出第二掩膜層的頂部表面；以所述第四介質層為掩膜，采用第二刻蝕工藝減薄所述第二掩膜層，直至暴露出第二偽柵極層的頂部表面。

可選的，所述第一區的器件密度大于第二區的器件密度。