[發(fā)明專利]基于阻變器件交叉陣列結(jié)構(gòu)實現(xiàn)邏輯計算的方法

有效

• 申請?zhí)枺?/td>: 201810062154.1
• 申請日: 2018-01-22
• 公開（公告）號: CN108182959B
• 公開（公告）日: 2021-02-23
• 發(fā)明（設(shè)計）人: 劉琦;王偉;劉森;張峰;呂杭炳;龍世兵;劉明
• 申請（專利權(quán)）人: 中國科學院微電子研究所
• 主分類號: G11C13/00
• 分類號: G11C13/00;H03K19/20
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本公開提供一種基于阻變器件交叉陣列結(jié)構(gòu)，提供了一種邏輯計算與數(shù)據(jù)存儲一體化的新型操作方法，該方法的計算和存儲功能基于相同的硬件架構(gòu)，且在計算的同時完成數(shù)據(jù)的存儲，實現(xiàn)了計算存儲融合。所述方法包括通過控制器向指定字線或位線施加脈沖序列，配置阻變器件基本單元形成不同的串并結(jié)構(gòu)，實現(xiàn)與非、或、復(fù)制3種基本邏輯運算并在此基礎(chǔ)上相互組合，實現(xiàn)16種二值布爾邏輯和全加運算，并在此基礎(chǔ)上提出了并行邏輯和全加器的實現(xiàn)方法。

技術(shù)領(lǐng)域

本發(fā)明屬于微電子技術(shù)領(lǐng)域，具體涉及一種基于阻變器件交叉陣列結(jié)構(gòu)的計算-存儲融合方法。

背景技術(shù)

傳統(tǒng)計算系統(tǒng)采用馮諾依曼架構(gòu)，存儲器與計算單元在空間上分離，它們之間的頻繁數(shù)據(jù)交換，消耗大量的能量和時間，對于海量信息的處理效率極低。因此，發(fā)展邏輯計算和數(shù)據(jù)存儲一體化的新型信息器件及技術(shù)成為微電子領(lǐng)域的研究熱點。非易失性阻變存儲器具有體積小，功耗低，易于大規(guī)模集成的優(yōu)點，有望突破馮諾依曼架構(gòu)瓶頸，實現(xiàn)計算-存儲融合的新型高效計算系統(tǒng)。

目前，基于阻變器件的邏輯操作在實現(xiàn)復(fù)雜邏輯時需要龐大數(shù)量的計算單元，而且操作步驟復(fù)雜冗長，不符合實際運用的需求。

發(fā)明內(nèi)容

(一)要解決的技術(shù)問題

有鑒于此，本發(fā)明的目的在于提供一種基于阻變器件交叉陣列結(jié)構(gòu)實現(xiàn)邏輯計算的方法，以解決以上所述的至少部分技術(shù)問題。

(二)技術(shù)方案

本發(fā)明實施例提供一種基于阻變器件交叉陣列結(jié)構(gòu)實現(xiàn)邏輯計算的方法，其中包括步驟：

選擇共用一條字線或位線的兩個或三個阻變單元；

其中一個阻變單元，為輸出阻變單元，其余的阻變單元為輸入阻變單元；

阻變單元共用的字線或位線的一端不加電壓，輸出阻變單元非共用的一端接高電平或低電平，輸入阻變單元非共用的一端接與輸出阻變單元非共用的一端相反的電平，實現(xiàn)各輸入阻變單元的信息經(jīng)邏輯運算后到存入輸出阻變單元。

在進一步的方案中，輸入阻變單元包括一第一輸入阻變單元和一第二輸入阻變單元，初始化將一輸出阻變單元置“1”，一第一輸入阻變單元，一第二輸入阻變單元和一輸出阻變單元有一端共用一條字線或位線，字線或位線不加電平；一第一輸入阻變單元和一第二輸入阻變單元的另一端接高電平或低電平，一輸出阻變單元的另一端接與一第一輸入阻變單元和一第二輸入阻變單元的另一端相反的電平，并保證一輸出阻變單元電流方向為負，實現(xiàn)“與非”邏輯，即一第一輸入阻變單元存儲數(shù)據(jù)為A、一第二輸入阻變單元存儲數(shù)據(jù)為B，則一輸出阻變單元在實現(xiàn)“與非”邏輯后存儲數(shù)據(jù)為

在進一步的方案中，輸入阻變單元包括一第一輸入阻變單元，初始化將一輸出阻變單元置“0”，一第一輸入阻變單元和一輸出阻變單元有一端共用一條字線或位線，字線或位線不加電平；一第一輸入阻變單元的另一端接高電平或低電平，一輸出阻變單元的另一端接與一第一輸入阻變單元的另一端相反的電平，并保證一輸出阻變單元電流方向為正，實現(xiàn)“復(fù)制”邏輯，即一第一輸入阻變單元存儲數(shù)據(jù)為A，則一輸出阻變單元在實現(xiàn)“復(fù)制”邏輯后存儲數(shù)據(jù)為R＝A。

在進一步的方案中，輸入阻變單元包括一第一輸入阻變單元和一第二輸入阻變單元，第一輸入阻變單元和第二輸入阻變單元存儲的數(shù)據(jù)分別表示為“A”和“B”，輸出阻變單元存儲結(jié)果表示為“R”，輸出阻變單元正端接地，負端接電壓，預(yù)先初始化為“0”；第一輸入阻變單元、第二輸入阻變單元和輸出阻變單元的正端或負端相連；第一輸入阻變單元、第二輸入阻變單元和輸出阻變單元的正端相連時，第一輸入阻變單元和第二輸入阻變單元的負端接電壓，輸出阻變單元的負端接地；或第一輸入阻變單元、第二輸入阻變單元和輸出阻變單元的負端相連時，第一輸入阻變單元和第二輸入阻變單元的正端接地，輸出阻變單元的正端接電壓；施加脈沖，保證輸出阻變單元電流方向為正，實現(xiàn)“或”運算，結(jié)果存儲在輸出阻變單元中，運算的結(jié)果表示為R＝A+B。