[發明專利]存儲器裝置及其操作方法

有效

• 申請號: 201810062067.6
• 申請日: 2018-01-23
• 公開（公告）號: CN109698007B
• 公開（公告）日: 2020-10-02
• 發明（設計）人: 李忠勳;劉獻文
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: G11C29/42
• 分類號: G11C29/42
• 代理公司: 北京中譽威圣知識產權代理有限公司 11279
• 代理人: 席勇;周勇

1.一種存儲器裝置，其特征在于，包含：

存儲器陣列，包含多個存儲器列并用以儲存多筆數據；

錯誤更正碼電路，耦接至所述存儲器陣列；以及

控制電路，耦接至所述存儲器陣列和所述錯誤更正碼電路，其中所述控制電路用以將所述存儲器裝置進入省電模式以第一更新速率更新所述存儲器陣列，所述控制電路用以在以所述第一更新速率更新所述存儲器陣列的期間，控制所述錯誤更正碼電路依據第一數據產生第一錯誤更正碼，所述控制電路用以降低所述第一更新速率至第二更新速率，所述控制電路用以在以所述第二更新速率更新所述存儲器陣列的期間，控制所述錯誤更正碼電路以決定所述第一數據是否存在錯誤，其中所述第一數據是儲存于所述多個存儲器列的第一存儲器列，

其中若所述第一數據中存在所述錯誤，所述控制電路還用以控制所述錯誤更正碼電路以更正所述第一數據；

其中所述第一錯誤更正碼是依據所述第一數據的第一部分產生，且所述控制電路還用以控制所述錯誤更正碼電路以將所述第一數據的更正的所述第一部分和所述第一錯誤更正碼寫入所述多個存儲器列的第二存儲器列，其中所述第二存儲器列不同于所述第一存儲器陣列。

2.如權利要求1所述的存儲器裝置，其特征在于，所述控制電路還用以在所述第一數據更正后，提高所述第二更新速率至第三更新速率，其中所述第三更新速率是介于所述第一更新速率和所述第二更新速率之間。

3.如權利要求1所述的存儲器裝置，其特征在于，若所述第一數據中存在所述錯誤，所述控制電路還用以控制所述錯誤更正碼電路，以決定所述錯誤的比特的數量是否大于門檻值，以及

若所述錯誤的比特的所述數量大于所述門檻值時，所述控制電路還用以在所述第一數據更正后，提高所述第二更新速率至第三更新速率，其中所述第三更新速率是介于所述第一更新速率和所述第二更新速率之間。

4.如權利要求1所述的存儲器裝置，其特征在于，還包含：

儲存單元，耦接至所述錯誤更正碼電路，并用以儲存錯誤表，其中所述控制電路還用以在所述第一數據更正后，控制所述錯誤更正碼電路以記錄所述第一存儲器列的位置于所述錯誤表中。

5.如權利要求1所述的存儲器裝置，其特征在于，所述控制電路還用以控制所述錯誤更正碼電路以將更正后的所述第一數據和所述第一錯誤更正碼寫回所述第一存儲器列中。

6.如權利要求1所述的存儲器裝置，其特征在于，還包含：

儲存單元，耦接至所述錯誤更正碼電路，并用以儲存位置對應表，其中所述控制電路還用以控制所述錯誤更正碼電路，以將所述第一存儲器列和所述第二存儲器列之間的相關性記錄于所述位置對應表。

7.如權利要求1所述的存儲器裝置，其特征在于，還包含：

儲存單元，耦接至所述錯誤更正碼電路，并用以儲存所述第一錯誤更正碼，其中所述控制電路還用以控制所述錯誤更正碼電路，以將所述第一錯誤更正碼儲存于所述儲存單元。

8.一種存儲器裝置的操作方法，其特征在于，包含：

通過控制電路進入省電模式以第一更新速率更新存儲器陣列；

通過所述控制電路在以所述第一更新速率的更新操作期間，依據第一數據控制錯誤更正碼電路產生第一錯誤更正碼，其中所述第一數據是儲存于所述存儲器陣列中的第一存儲器列；

通過所述控制電路降低所述第一更新速率至第二更新速率；

通過所述控制電路在以所述第二更新速率的所述更新操作期間，控制所述錯誤更正碼電路以決定所述第一數據中是否存在錯誤；以及

若所述第一數據中存在所述錯誤，通過所述控制電路控制所述錯誤更正碼電路以更正所述第一數據

其中所述第一錯誤更正碼是依據所述第一數據的第一部分產生，且所述存儲器裝置的操作方法還包含：

通過所述控制電路控制所述錯誤更正碼電路，以將所述第一數據的更正的所述第一部分和所述第一錯誤更正碼寫入第二存儲器列，其中所述第二存儲器列不同于所述第一存儲器陣列。