[發明專利]堆疊式圖像傳感器、像素管芯及其制造方法

有效

• 申請號: 201810061247.2
• 申請日: 2018-01-23
• 公開（公告）號: CN108281412B
• 公開（公告）日: 2020-02-14
• 發明（設計）人: 穆鈺平;陳世杰;金子貴昭;黃曉櫓
• 申請（專利權）人: 德淮半導體有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L23/367;H01L23/373;H01L23/552;H01L27/146
• 代理公司: 11038 中國國際貿易促進委員會專利商標事務所
• 代理人: 歐陽帆

本公開涉及堆疊式圖像傳感器、像素管芯及其制造方法。一實施例提供了堆疊式圖像傳感器，包括：邏輯襯底及其上方的第一金屬連線層；第一金屬連線層上的第一電介質層；第一電介質層上的第二金屬連線層，具有第一金屬件和第二金屬件；第二金屬連線層上的像素襯底，具有像素區域和外圍區域；焊盤開口，穿通像素襯底而到達第一金屬件，使第一金屬件的一部分暴露于外部以作為焊盤；以及穿通硅通孔，穿通像素襯底和第一金屬件的另一部分而到達第一金屬互連層的一個金屬件，穿通硅通孔中填充有接觸件，其使第一金屬件電連接到該一個金屬件，第一金屬件位于外圍區域對應區域，第二金屬件位于像素區域對應區域且在平面圖中覆蓋所有像素單元。

技術領域

本公開涉及半導體領域，具體來說，涉及圖像傳感器領域。

背景技術

目前，在許多圖像傳感器(特別是背照式CMOS圖像傳感器 (CIS))的情況下，需要在晶圓級別將兩片晶圓面對面鍵合在一起。例如，將一片邏輯晶圓(logic wafer)(包含邏輯管芯(die))和一片像素晶圓(pixel wafer)(包含像素管芯)鍵合在一起，鍵合界面一般為電介質層與電介質層(例如TEOS與TEOS,TEOS與氮化硅等)。在完成整個晶圓級的制造工藝之后，將堆疊的晶圓切片 (singulate)成為單個堆疊式圖像傳感器(包含鍵合在一起的邏輯管芯和像素管芯)。和常規背照式圖像傳感器相比，堆疊式圖像傳感器將信號處理電路轉移到邏輯管芯中，增加了像素管芯中的像素區域的總面積，其中，上下兩個管芯的電路通過穿通硅通孔(Through Silicon Via，簡稱為“TSV”)結構連接起來。

但是，目前存在對于該堆疊式圖像傳感器進行進一步優化的需求。

發明內容

本公開的一個目的是提供一種新型的堆疊式圖像傳感器、像素管芯及其相應的制造方法。

根據本公開的第一方面，提供了一種堆疊式圖像傳感器，其包括：邏輯襯底，在所述邏輯襯底中形成有用作信號處理電路的晶體管部件；位于邏輯襯底上的第一金屬連線層，具有一個或更多個金屬件；位于第一金屬連線層上的第一電介質層；位于第一電介質層上的第二金屬連線層，具有第一金屬件和第二金屬件；位于第二金屬連線層上的像素襯底，具有形成像素單元的像素區域和外圍區域；焊盤開口，穿通所述像素襯底而到達第一金屬件，使得第一金屬件的一部分暴露于外部以作為焊盤部分；以及穿通硅通孔，穿通所述像素襯底和第一金屬件的另一部分而到達第一金屬互連層中的一個金屬件，其中所述穿通硅通孔中填充形成有接觸件，所述接觸件接觸第一金屬件和所述一個金屬件，從而使得第一金屬件電連接到所述一個金屬件；其中第二金屬連線層中的第一金屬件位于與像素襯底的外圍區域對應的區域中，并且第二金屬件位于與像素區域對應的區域中并在與像素襯底的主平面平行的平面圖中覆蓋所有像素單元。

根據本公開的第二方面，提供了一種像素管芯，其包括：像素襯底，具有形成像素單元的像素區域和外圍區域；位于像素襯底上的最外側金屬連線層，具有第一金屬件和第二金屬件，其中第一金屬件位于與外圍區域對應的區域中，并且第一金屬件的一部分能用作所述像素管芯的焊盤部分而另一部分能用作穿通硅通孔的著陸部分，第二金屬件位于與像素區域對應的區域中并在與像素襯底的主平面平行的平面圖中覆蓋所有像素單元；以及位于最外側金屬連線層上的鍵合用電介質層。

根據本公開的第三方面，提供了一種制造像素管芯的方法，其包括：提供像素襯底，所述像素襯底具有形成像素單元的像素區域和外圍區域；在像素襯底上形成最外側金屬連線層，所述最外側金屬連線層具有第一金屬件和第二金屬件，其中第一金屬件位于與外圍區域對應的區域中，并且第一金屬件的一部分能用作所述像素管芯的焊盤部分而另一部分能用作穿通硅通孔的著陸部分，而第二金屬件位于與像素區域對應的區域中，并且在與像素襯底的主平面平行的平面圖中覆蓋所有像素單元；以及在最外側金屬連線層上形成鍵合用電介質層。