[發明專利]基于眾核并行處理器的多路幀序列排序方法

在審

• 申請號: 201810051613.6
• 申請日: 2018-01-19
• 公開（公告）號: CN108491261A
• 公開（公告）日: 2018-09-04
• 發明（設計）人: 張靜;阮肇夏;李云松;孔孟行
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G06F9/50
• 分類號: G06F9/50
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 程曉霞;王品華

本發明公開了一種基于眾核并行處理器的多路幀序列排序方法，解決了傳統并行處理系統多路幀序列排序中時間和空間復雜度高的問題。實現步驟如下：各個處理器開辟所需的鏈表空間；第一個處理器開辟N個線程同時接收N路碼流，頭信息中設置通道號，依處理器個數平均分配碼流；各個處理器接收碼流時設置新幀號，分配多個內核解碼，通過幀號匹配實現不同內核解碼后恢復圖像的排序；最后一個處理器設計N條通道鏈表，匹配通道號將恢復圖像存儲至對應通道鏈表，再由N個線程將數據發送至外部設備。本發明的排序方法實現復雜度低，節省了內存空間和排序時間，可靠性和適應性強，可用于圖像和視頻并行處理系統中的多路幀序列排序。

技術領域

本發明涉及圖像和視頻處理技術領域，更進一步涉及幀序列排序，具體是一種在眾核并行處理架構下的多路幀序列排序方法，可用于在眾核并行處理器數字設備下的圖像和視頻編解碼。

背景技術

如今數據傳輸需求不斷增長，所需的傳輸帶寬也隨之變大。針對新一代數據傳輸通道碼率高、數據處理復雜、運算速度快等特點，普通的單核處理系統已經不能滿足數據實時處理的需求，人們通過引入并行運算的概念來研制高速數據處理設備，眾核并行處理器正是在這樣的背景下產生的。本發明采取的眾核并行策略是基于粗粒度并行機制設計的，利用眾核并行處理器的硬件優勢，通過內核間通信、處理器間通信和存儲方案等軟件技術的結合實現高速實時并行處理系統，另一個優勢是本發明設計的并行框架擴展性高，適用于其它相似的并行處理任務。

在并行架構下的圖像和視頻處理中，保證輸出幀序列的順序是評估并行處理系統正確性和可靠性的關鍵因素，而且隨著處理器和內核數量的增加，如何高效地完成并行系統中幀序列的排序，影響著整個系統能否滿足高速實時和正確處理的需求。傳統的并行處理系統考慮到輸入數據有序且系統接收時也是按順序接收，其假設所有參與計算的內核能力一致和輸入數據的復雜度是均衡的，即經過系統處理后的數據與接收到的數據保持相同順序，因而沒有針對性地設計排序方案。實際系統中的處理任務并不滿足假設中的條件，由于各個核的計算能力都有差異，計算能力強的內核相比弱的所需解碼時間較短，另外每個內核所處理的數據也都不同，復雜圖像和簡單圖像的解碼時間差異較大。綜上原因，同個處理器中不同內核間的處理時間都有所差異，因此會造成數據亂序的情況，導致系統無法正確執行任務。

發明內容

本發明的目的在于針對上述已有技術的不足，提出一種可以完成快速排序和避免網絡傳輸阻塞的基于眾核并行處理器的多路幀序列排序方法，節省了占用的內存空間和排序時間。

本發明是一種基于眾核并行處理器的多路幀序列排序方法，其特征在于，包括如下步驟：

(1)開辟鏈表空間：在各個處理器內存中開辟碼流鏈表空間和圖像鏈表空間，碼流鏈表空間包含碼流空閑鏈表、待解碼碼流鏈表和待發送碼流鏈表，圖像鏈表空間包含圖像空閑鏈表、恢復圖像鏈表，最后一個處理器在圖像鏈表空間中新增N條通道鏈表，N為系統輸入通道數；

(2)多路碼流數據的接收和分配：在第一個處理器中開辟N個接收線程，使用不同端口對應接收N路輸入碼流，并在每路輸入碼流的頭信息中增加通道號，用于標記數據來源，再根據處理器個數M平均分配碼流，在本地處理器中解碼的碼流數據存儲于待解碼碼流鏈表，在后續處理器中解碼的碼流數據存儲于待發送碼流鏈表，保證每個處理器獨立處理N/M路碼流，N>＝M，且N/M為整數；

(3)各個處理器進行解碼及排序：每個處理器對接收到的碼流設置新幀號，開辟多個內核進行解碼工作，每個內核處理完整單幀碼流數據，設置一個全局變量global_frame_number用來匹配恢復圖像的幀號，用于保證同個處理器不同內核間的幀序列順序，匹配成功則將圖像塊掛載至恢復圖像鏈表，匹配失敗則等待一個時間間隔再重新進行匹配；