[發明專利]一種基于FPGA的同步混合延時型DPWM模塊

有效

• 申請號: 201810048819.3
• 申請日: 2018-01-18
• 公開（公告）號: CN108155894B
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 程心;許立新;高翔
• 申請（專利權）人: 合肥工業大學
• 主分類號: H03K7/08
• 分類號: H03K7/08
• 代理公司: 安徽省合肥新安專利代理有限責任公司 34101
• 代理人: 陸麗莉;何梅生

1.一種基于FPGA的同步混合延時鏈型DPWM模塊，其特征是包括：上升沿觸發電路、下降沿觸發電路、占空比同步譯碼電路、寄存器和鎖相環時鐘產生電路；

所述下降沿觸發電路包括：兩個相移同步電路、加法進位鏈復位信號產生電路；

所述占空比同步譯碼電路獲取n位占空比信號并進行分段處理，將所述n位占空比信號中的第n位到第m位占空比信號D₁[n-1:m-1]發送給所述上升沿觸發電路，將第m-1位到第m-2位占空比信號D₂[m-2:m-3]進行譯碼處理后，得到四位二進制信號D₂[3：0]，表示其中一個相移信號有效，將二進制信號D₂[3：0]與觸發信號trig進行與門獲得同步延時輸出，產生一個觸發信號并發送給所述下降沿觸發電路，將第m-3位到第0位占空比信號D₃[m-4:0]進行譯碼處理后，得到2^m-4位數字信號D₃[N：0]發送給所述下降沿觸發電路；其中，N=(2^m-3)-1；

所述鎖相環時鐘產生電路接收外部時鐘信號并產生四個相位兩兩相差90°的時鐘信號，將第一時鐘信號clk0發送給所述上升沿觸發電路，將第一時鐘信號clk0、第二時鐘信號clk1、第三時鐘信號clk2和第四時鐘信號clk3發送給所述下降沿觸發電路；

所述上升沿觸發電路根據所述第一時鐘信號clk0進行計數，并將計數結果與所述第n位到第m位占空比信號D₁[n-1:m-1]進行比較，當計數結果小于D₁[n-1:m-1]時，所述上升沿觸發電路產生上升沿并發送給所述寄存器的時鐘端，從而使得所述寄存器產生上升沿；否則，將所述計數結果清零后，產生觸發信號trig發送給所述下降沿觸發電路；

所述下降沿觸發電路中的兩個相移同步電路分別根據所述四個時鐘信號對所述觸發信號trig進行相移處理后產生四個同步信號， 并利用乒乓操作選擇一個相移同步電路輸出的四個同步信號的處理結果發送給所述加法進位鏈復位信號產生電路，另一個相移同步電路輸出的四個同步信號的進行復位；

所述加法進位鏈復位信號產生電路對所述同步信號進行加法進位操作，得到下降沿產生信號fall并發送給所述寄存器的復位端，從而使得所述寄存器產生下降沿；

由所述寄存器產生的上升沿和下降沿構成脈寬調制信號PWM。

2.根據權利要求1所述的基于FPGA的同步混合延時鏈型DPWM模塊，其特征是，所述相移同步電路包括：四個寄存器、四個與門和一個四輸入或門；

第一個寄存器根據所述第一時鐘信號clk0，將所述觸發信號trig發送給第一個與門的輸入端，所述第一個與門根據另一個輸入端接收的所述四位數字信號D₂[3：0]中的第0位數字信號D₂[0]并進行處理，得到的第一結果發送給所述四輸入或門；

第二個寄存器根據所述第二時鐘信號clk1，將所述觸發信號trig發送給第二個與門的輸入端，所述第二個與門根據另一個輸入端接收的所述四位數字信號D₂[3：0]中的第1位數字信號D₂[1]并進行處理，得到的第二結果發送給所述四輸入或門；

第三個寄存器根據所述第三時鐘信號clk2，將所述觸發信號trig發送給第三個與門的輸入端，所述第三個與門根據另一個輸入端接收的所述四位數字信號D₂[3：0]中的第2位數字信號D₂[2]并進行處理，得到的第三結果發送給所述四輸入或門；

第四個寄存器根據所述第四時鐘信號clk3，將所述觸發信號trig發送給第四個與門的輸入端，所述第四個與門根據另一個輸入端接收的所述四位數字信號D₂[3：0]中的第3位數字信號D₂[3]并進行處理，得到的第四結果發送給所述四輸入或門；

所述四輸入或門最終輸出加法鏈觸發信號trig_delay作為所述相移同步電路輸出的四個同步信號的處理結果。