[發(fā)明專利]一種基于時(shí)序路徑驗(yàn)證FPGA接口時(shí)序的方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201810045443.0
• 申請(qǐng)日: 2018-01-17
• 公開（公告）號(hào): CN108267685A
• 公開（公告）日: 2018-07-10
• 發(fā)明（設(shè)計(jì)）人: 石廣;王碩
• 申請(qǐng)（專利權(quán)）人: 鄭州云海信息技術(shù)有限公司
• 主分類號(hào): G01R31/317
• 分類號(hào): G01R31/317
• 代理公司: 濟(jì)南舜源專利事務(wù)所有限公司 37205
• 代理人: 張亮

1.一種基于時(shí)序路徑驗(yàn)證FPGA接口時(shí)序的方法，其特征在于，該方法具體包括：

進(jìn)行靜態(tài)時(shí)序分析，得到接口時(shí)序路徑延遲；

進(jìn)行功能仿真，得到接口信號(hào)的標(biāo)準(zhǔn)波形；

根據(jù)前面兩步的結(jié)果，計(jì)算FPGA接口信號(hào)極限情況下的建立時(shí)間和保持時(shí)間；

FPGA接口信號(hào)極限情況下的建立時(shí)間和保持時(shí)間均滿足時(shí)序要求時(shí)，驗(yàn)證通過，否則驗(yàn)證不通過。

2.如權(quán)利要求1所述的基于時(shí)序路徑驗(yàn)證FPGA接口時(shí)序的方法，其特征還在于，計(jì)算FPGA接口信號(hào)極限情況下的建立時(shí)間和保持時(shí)間是查詢極限工作條件下接口信號(hào)的最大和最小延遲，再結(jié)合仿真數(shù)據(jù)來計(jì)算。

3.如權(quán)利要求2所述的基于時(shí)序路徑驗(yàn)證FPGA接口時(shí)序的方法，其特征還在于，使用靜態(tài)時(shí)序分析工具進(jìn)行靜態(tài)時(shí)序分析，得到接口時(shí)序路徑延遲。