[發明專利]一種無參考時鐘輸入的時鐘和數據恢復電路

在審

• 申請號: 201810036978.1
• 申請日: 2018-01-15
• 公開（公告）號: CN108322214A
• 公開（公告）日: 2018-07-24
• 發明（設計）人: 李全利;時飛;邊強;李建成
• 申請（專利權）人: 北京時代民芯科技有限公司;北京微電子技術研究所
• 主分類號: H03L7/08
• 分類號: H03L7/08;H03L7/099
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 徐輝

本發明涉及一種無參考時鐘輸入的時鐘和數據恢復電路，該電路包括高速采樣器、二進制鑒相器、計數器、比較器、偽二進制搜索算法、數字濾波器、電壓調整器、電流舵DAC和低相噪寬頻率VCO。此時鐘和數據恢復電路采用雙環架構，首先通過粗調鎖頻環路進行頻率快速鎖定，保證采樣時鐘頻率近似等于輸入數據的速率。鎖頻環路調節完成后，電路進入精調鎖相調節環路實現相位鎖定，保證采樣時鐘沿處于數據的中間位置，以準確恢復出時鐘和數據信息。此控制方式可實現寬速率范圍工作，并不需外部參考時鐘，具備較強的抖動容忍能力和快速的鎖定能力。

技術領域

本發明涉及一種無參考時鐘輸入的時鐘數據恢復電路，尤其是一種通過偽二進制搜索算法和數字濾波器控制的時鐘數據恢復電路，屬于高速接口電路設計領域。

背景技術

時鐘數據恢復電路是實現高速串行通信的關鍵模塊。它從串行數據中恢復出時鐘信號，通過電路的調節找到數據的最佳采樣點，通過對數據的重定時恢復出數據，消除了數據在傳輸過程中引入的抖動，其性能對整個高速串行傳輸系統有至關重要的影響。現有時鐘輸入CDR結構，需要預先配置數據傳輸速率，限制了產品應用的靈活性。

現有PLL結構的無參考時鐘輸入CDR結構，如圖5a所示。通過鑒頻器FD630進行輸入數據頻率和VCO640振蕩頻率比較，待頻率鎖定完成后，通過鑒相器PD610進行相位調節。在電路初始化或相位環路失鎖時，FD630產生的控制信號通過電荷泵CP650和環路濾波器LF660，使VCO640的震蕩頻率朝輸入數據速率方向調節，當頻率差異落入相位追蹤環路的能力范圍內時，PD610調節VCO640的振蕩頻率與輸入數據頻率一致。

采用圖5a設計方案，存在兩個問題，一是頻率追蹤環路和相位追蹤環路可能相互干擾，影響電路鎖定；二是由于輸入數據為連續相同碼型時，碼間干擾可能造成FD630無法正常進行調節。為克服以上問題，設計時要保證鎖頻環路帶寬要遠小于鎖相環路帶寬，由此造成電路鎖定時間較長。

為優化系統鎖定時間，可以采用圖5b的設計方案，鎖頻環路帶寬和鎖相環路帶寬可以獨立調節，但是兩套獨立的電荷泵CP650，濾波器LF660，要增加大量芯片面積，對生產成本要求較高。

發明內容

本發明的目的在于克服現有技術的不足，提供一種應用于高速接口電路的無參考時鐘輸入的時鐘數據恢復電路，在粗調鎖頻過程利用計數器和偽二進制搜索算法加速電路頻率調節，并克服電路失鎖現象；在精調鎖相過程中利用數字濾波器替代傳統模擬濾波器減小芯片面積，增加電路魯棒性。為保證電路在寬速率范圍工作，設計了低相噪寬頻率VCO，從而滿足不同接口協議的應用要求。

本發明目的通過如下技術方案予以實現：

提供一種應用于高速接口電路的無參考時鐘輸入的時鐘和數據恢復電路，包括粗調鎖頻模塊和精調相位模塊；

所述粗調鎖頻模塊對以壓控振蕩器VCO輸出時鐘作為時鐘采集的輸入的數據DATA和輸入的數據DATA分別計數，比較計數值的大小，如果小于，則調高壓控振蕩器VCO的輸出時鐘的頻率，如果相同，則降低壓控振蕩器VCO的輸出時鐘的頻率，直至壓控振蕩器VCO的輸出時鐘的頻率變化值小于設定閾值，鎖定輸出時鐘的頻率；

所述精調相位模塊采用壓控振蕩器VCO輸出的四相時鐘作為時鐘信號，采集輸入的數據DATA，對采集的數據進行相位關系判別，調整壓控振蕩器VCO的輸出時鐘的的相位。

優選的，所述粗調鎖頻模塊包括第一高速采樣器，緩沖器、第一計數器電路、第二計數器電路、比較器、偽二進制搜索算法模塊、電壓調整器、電流舵DAC和壓控振蕩器VCO；

第一高速采樣器的時鐘端連接壓控振蕩器VCO輸出的四相時鐘之一，采集輸入的數據DATA；

緩沖器對輸入的數據DATA進行緩沖；

第一計數器電路對緩沖器中的數據DATA進行計數；